第六章中规模通用集成电路及其应用PPT讲稿.ppt

第六章中规模通用集成电路及其应用第1页，共72页，编辑于2022年，星期三集成电路由集成电路由SSI发展到发展到MSI、LSI和和VLSI后，单个芯片的功能大大增强。一般来后，单个芯片的功能大大增强。一般来说，在说，在SSI中仅是基本器件中仅是基本器件(如逻辑门或如逻辑门或触发器触发器)的集成，在的集成，在MSI中已是逻辑部件中已是逻辑部件(如译码器、寄存器等如译码器、寄存器等)的集成，而在的集成，而在LSI和和VLSI中则是一个数字子系统或整中则是一个数字子系统或整个数字系统个数字系统(如微处理器如微处理器)的集成。的集成。第2页，共72页，编辑于2022年，星期三根据集成电路规模的大小，通常将其分为根据集成电路规模的大小，通常将其分为SSI、MSI、LSI、VLSI.分类的依据是一片集成电路芯片上包含的逻辑门个数或分类的依据是一片集成电路芯片上包含的逻辑门个数或元件个数。元件个数。一一SSI(SmallScaleCIntegration)小规模集成电路小规模集成电路通常指含逻辑门数小于通常指含逻辑门数小于10门门(或含元件数小于或含元件数小于100个个)。二二MSI(MediumScaleIntegration)中规模集成电中规模集成电路路通常指含逻辑门数为通常指含逻辑门数为10门门99门门(或含元件数或含元件数100个个999个个)。三三LSI(LargeScaleIntegration)大规模集成电路大规模集成电路通常指含逻辑门数为通常指含逻辑门数为100门门9999门门(或含元件数或含元件数1000个个99999个个)。四四VLSI(VeryLargeScaleIntegration)超大规模集成电超大规模集成电路路通常指含逻辑门数大于通常指含逻辑门数大于10000门门(或含元件数大于或含元件数大于100000个个)。逻辑门和触发器属于小规模集成电路。逻辑门和触发器属于小规模集成电路。第3页，共72页，编辑于2022年，星期三采用中、大规模集成电路组成数字系统具有体积采用中、大规模集成电路组成数字系统具有体积小、功耗低、可靠性高等优点，且易于设计、调小、功耗低、可靠性高等优点，且易于设计、调试和维护。试和维护。本章知识要点本章知识要点熟悉常用中规模通用集成电路的逻辑符号、基本逻熟悉常用中规模通用集成电路的逻辑符号、基本逻辑功能、外部特性和使用方法。辑功能、外部特性和使用方法。用常用中规模通用集成电路作为基本部件，恰当地、用常用中规模通用集成电路作为基本部件，恰当地、灵活地、充分地利用它们完成各种逻辑电路的设计，有灵活地、充分地利用它们完成各种逻辑电路的设计，有效地实现各种逻辑功能。效地实现各种逻辑功能。第4页，共72页，编辑于2022年，星期三6.1二进制并行加法器二进制并行加法器一定义一定义二进制并行加法器二进制并行加法器:是一种能并行产生两个是一种能并行产生两个二进制数算术和的组合逻辑部件二进制数算术和的组合逻辑部件.二分类二分类按其进位方式的不同，可分为按其进位方式的不同，可分为串行进位二进制并串行进位二进制并行加法器和超前进位二进制并行加法器行加法器和超前进位二进制并行加法器两种类两种类型。型。第5页，共72页，编辑于2022年，星期三1.串行进位二进制并行加法器：串行进位二进制并行加法器：由全加由全加器级联构成，高位的进位依赖于低位的器级联构成，高位的进位依赖于低位的进位。进位。第6页，共72页，编辑于2022年，星期三串行进位二进制并行加法器的特点是：串行进位二进制并行加法器的特点是：被加数和被加数和加数的各位能同时并行到达各位的输入端，而各加数的各位能同时并行到达各位的输入端，而各位全加器的位全加器的进位输入则是按照由低位向高位逐级串行进位输入则是按照由低位向高位逐级串行传递的传递的，各进位形成一个进位链。由于每一位相加，各进位形成一个进位链。由于每一位相加的和都与本位进位输入有关，所以，最高位必须的和都与本位进位输入有关，所以，最高位必须等到各低位全部相加完成并送来进位信号之后才等到各低位全部相加完成并送来进位信号之后才能产生运算结果。显然，能产生运算结果。显然，这种加法器运算速度较慢，这种加法器运算速度较慢，而且位数越多，速度就越低而且位数越多，速度就越低。为了为了提高加法器的运算速度提高加法器的运算速度，必须设法减小或，必须设法减小或去除由于进位信号逐级传送所花的时间，使各位去除由于进位信号逐级传送所花的时间，使各位的进位直接由加数和被加数来决定，而不需依赖的进位直接由加数和被加数来决定，而不需依赖低位进位。根据这一思想设计的加法器称为超前低位进位。根据这一思想设计的加法器称为超前进位进位(又称先行进位又称先行进位)二进制并行加法器。二进制并行加法器。第7页，共72页，编辑于2022年，星期三2超前进位二进制并行加法器：超前进位二进制并行加法器：由逻由逻辑电路根据输入信号同时形成各位向高辑电路根据输入信号同时形成各位向高位的进位，又称为先行进位二进制并行位的进位，又称为先行进位二进制并行加法器或者并行进位二进制并行加法器。加法器或者并行进位二进制并行加法器。第8页，共72页，编辑于2022年，星期三超前进位二进制并行加法器构成思想如下：超前进位二进制并行加法器构成思想如下：第第i位全加器的进位输出函数表达式为位全加器的进位输出函数表达式为Ci=AiBi+(Ai+Bi)Ci-1令令Ai+BiPi（进位传递函数）（进位传递函数）AiBiGi（进位产生函数）（进位产生函数）则有则有Ci=PiCi-1+Gi于是，当于是，当i=1、2、3、4时，可得到时，可得到4位并行加法器各位位并行加法器各位的进位输出函数表达式为的进位输出函数表达式为C1=P1C0+G1C2=P2C1+G2=P2P1C0+P2G1+G2C3=P3C2+G3=P3P2P1C0+P3P2G1+P3G2+G3C4=P4C3+G4=P4P3P2P1C0+P4P3P2G1+P4P3G2+P4G3+G4第9页，共72页，编辑于2022年，星期三由于由于C1C4是是Pi、Gi和和C0的函数，而的函数，而Pi、Gi又是又是Ai、Bi的函数，所以，在输入的函数，所以，在输入Ai、Bi和和C0之后，可以同时产生之后，可以同时产生C1C4。通常将根据通常将根据Pi、Gi和和C0形成形成C1C4的的逻辑电路称为先行进位发生器。采用先逻辑电路称为先行进位发生器。采用先行进位发生器的并行加法器称为超前进行进位发生器的并行加法器称为超前进位二进制并行加法器。位二进制并行加法器。第10页，共72页，编辑于2022年，星期三三四位二进制并加法器的外部特性和逻辑符号三四位二进制并加法器的外部特性和逻辑符号1.外部特性外部特性典型芯片有四位二进制并行加法器典型芯片有四位二进制并行加法器74283，逻辑电路图和逻辑符号如图所示。图中，逻辑电路图和逻辑符号如图所示。图中，A4、A3、A2、A1-二进制被加数；二进制被加数；B4、B3、B2、B1-二进制加数；二进制加数；F4、F3、F2、F1-相加产生的和数；相加产生的和数；C0-来自低位的进位输入；来自低位的进位输入；FC4-向高位的进位输出。向高位的进位输出。第11页，共72页，编辑于2022年，星期三第12页，共72页，编辑于2022年，星期三四应用举例四应用举例二进制并行加法器除实现二进制加法运二进制并行加法器除实现二进制加法运算外，还可实现代码转换、二进制减法算外，还可实现代码转换、二进制减法运算、二进制乘法运算、十进制加法运运算、二进制乘法运算、十进制加法运算等功能。下面举例说明。算等功能。下面举例说明。例例6.1用用4位二进制加法器位二进制加法器74283设计一设计一个个4位二进制并行加法位二进制并行加法/减法器。减法器。第13页，共72页，编辑于2022年，星期三解解分析：分析：根据问题要求，设减法采用补码运根据问题要求，设减法采用补码运算，算，令令A=a4a3a2a1-为被加数为被加数(或被减数或被减数)；B=b4b3b2b1-为加数为加数(或减数或减数)；S=s4s3s2s1-为和数为和数(或差数或差数)；M为功能选择变量，当为功能选择变量，当M=0时，执行时，执行A+B；当当M=1时，执行时，执行A-B。由运算法则可归纳出电路功能由运算法则可归纳出电路功能为为当当M=0时，执行时，执行a4a3a2a1+b4b3b2b1+0(A+B)当当M=1时，执行时，执行a4a3a2a1+b4b3b2b1+1(A-B)于是，可用一片于是，可用一片4位二进制并行加法器和位二进制并行加法器和4个异或门实个异或门实现上述逻辑功能。现上述逻辑功能。第14页，共72页，编辑于2022年，星期三具体实现具体实现：将将4位二进制数位二进制数a4a3a2a1直接加到直接加到并行加法器的并行加法器的A4A3A2A1输入端，输入端，4位二进制数位二进制数b4b3b2b1通过异或门加到并行加法器的通过异或门加到并行加法器的B4B3B2B1输入端。并将功能选择变量输入端。并将功能选择变量M作为作为异或门的另一个输入且同时加到并行加法器异或门的另一个输入且同时加到并行加法器的的C0进位输入端。进位输入端。使之，当使之，当M=0时，时，Ai=ai,Bi=bi,C0=0，加法器实，加法器实现现a4a3a2a1+b4b3b2b1+0(即即A+B)当当M=1时时,Ai=ai,Bi=bi,C0=1,加法器实现加法器实现a4a3a2a1+b4b3b2b1+1（即（即A-B）。）。其逻辑电路图如图所示。其逻辑电路图如图所示。第15页，共72页，编辑于2022年，星期三第16页，共72页，编辑于2022年，星期三例例2用用4位二进制并行加法器位二进制并行加法器74283设计一设计一个将个将8421码转换成余码转换成余3码的代码转换电路。码的代码转换电路。解解根据余根据余3码的定义可知，余码的定义可知，余3码是由码是由8421码码加加3形成的代码。所以，用形成的代码。所以，用4位二进制并行加法器位二进制并行加法器实现实现8421码到余码到余3码的转换，只需从码的转换，只需从4位二进制位二进制并行加法器的输入端并行加法器的输入端A4、A3、A2和和A1输入输入8421码，而从输入端码，而从输入端B4、B3、B2和和B1输入二输入二进制数进制数0011，进位输入端，进位输入端C0接上接上0，便可从输，便可从输出端出端F4、F3、F2和和F1得到与输入得到与输入8421码对应的码对应的余余3码。其逻辑电路图如图所示码。其逻辑电路图如图所示。第17页，共72页，编辑于2022年，星期三第18页，共72页，编辑于2022年，星期三例6.3见书上P196-198第19页，共72页，编辑于2022年，星期三6.2数值比较器数值比较器定义：对定义：对A、B两数进行比较，以判断其大小的逻辑两数进行比较，以判断其大小的逻辑电路。电路。典型的中规模集成电路四位数值比较器有典型的中规模集成电路四位数值比较器有7485，其功能表及逻辑图和逻辑符号如图所示。其功能表及逻辑图和逻辑符号如图所示。第20页，共72页，编辑于2022年，星期三需要注意的是，仅对需要注意的是，仅对4位数进行比较时，应对位数进行比较时，应对IAB、IABIAB0，IA=B1。第21页，共72页，编辑于2022年，星期三第22页，共72页，编辑于2022年，星期三第23页，共72页，编辑于2022年，星期三第24页，共72页，编辑于2022年，星期三第25页，共72页，编辑于2022年，星期三6.3译码器译码器本书主要讲二进制译码器本书主要讲二进制译码器(1)定义定义二进制译码器二进制译码器:能将能将n个输入变量变换成个输入变量变换成2n个输出函数，个输出函数，且输出函数与输入变量构成的最小项具有对应关系的一种且输出函数与输入变量构成的最小项具有对应关系的一种多输出组合逻辑电路。多输出组合逻辑电路。(2)特点特点二进制译码器一般具有二进制译码器一般具有n个输入端、个输入端、2n个输出端和一个输出端和一个个(或多个或多个)使能输入端。使能输入端。在使能输入端为有效电平时，对应每一组输入代码，在使能输入端为有效电平时，对应每一组输入代码，仅一个输出端为有效电平，其余输出端为无效电平仅一个输出端为有效电平，其余输出端为无效电平(与有效与有效电平相反电平相反)。第26页，共72页，编辑于2022年，星期三(3)典型芯片典型芯片常见的常见的MSI二进制译码器有二进制译码器有2-4线线(2输入输入4输出输出)译码器、译码器、3-8线线(3输入输入8输出输出)译码译码器和器和4-16线线(4输入输入16输出输出)译码器等。译码器等。图所示分别是图所示分别是74138型型3-8线译码器的逻辑线译码器的逻辑符号和逻辑电路图。符号和逻辑电路图。第27页，共72页，编辑于2022年，星期三第28页，共72页，编辑于2022年，星期三该译码器真值表如表所示。该译码器真值表如表所示。由真值表可知，由真值表可知，无论无论A2、A1和和A0取何值，输出取何值，输出中有且仅有一个为中有且仅有一个为0，其余，其余都是都是1。第29页，共72页，编辑于2022年，星期三第30页，共72页，编辑于2022年，星期三解解全减器全减器:能实现对被减数、减数及来自相邻能实现对被减数、减数及来自相邻低位的借位进行减法运算，产生相减得到的差及向低位的借位进行减法运算，产生相减得到的差及向高位借位的逻辑电路。高位借位的逻辑电路。令：令：被减数用被减数用Ai表示、减数用表示、减数用Bi表示、来自表示、来自低位的借位用低位的借位用Gi-1表示、差用表示、差用Di表示、向相邻高位表示、向相邻高位的借位用的借位用Gi表示。表示。可得到全减器的真值表如表可得到全减器的真值表如表7.2所示。所示。例例6.5用用3-8线译码器线译码器74138和适当的与非门和适当的与非门实现全减器的功能。实现全减器的功能。第31页，共72页，编辑于2022年，星期三第32页，共72页，编辑于2022年，星期三用译码器用译码器74138和与非门实现全减器功能时，只和与非门实现全减器功能时，只需将全减器的输入变量需将全减器的输入变量AiBiGi-1分别与译码器的输分别与译码器的输入入A2、A1、A0相连接，译码器使能输入端相连接，译码器使能输入端S1S2S3接固定工作电平，便可在译码器输出端得到接固定工作电平，便可在译码器输出端得到3个变个变量的量的8个最小项的个最小项的非非。根据全减器的输出函数表。根据全减器的输出函数表达式，将相应最小项的达式，将相应最小项的非非送至与非门输入端，便送至与非门输入端，便可实现全减器的功能。逻辑电路图如图所示。可实现全减器的功能。逻辑电路图如图所示。第33页，共72页，编辑于2022年，星期三例例6.6用译码器和与非门实现逻辑函用译码器和与非门实现逻辑函F(A,B,C,D)=m(2,4,6,8,10,12,14)解解给定的逻辑函数有给定的逻辑函数有4个逻辑变量，显然可采用上例类似个逻辑变量，显然可采用上例类似的方法用一个的方法用一个4-16线的译码器和与非门实现。线的译码器和与非门实现。此外，也此外，也可以充分利用译码器的使能输入端，用可以充分利用译码器的使能输入端，用3-8线译码器实现线译码器实现4变量逻辑函数。变量逻辑函数。用用3-8线译码器实现线译码器实现4变量逻辑函数的方法：变量逻辑函数的方法：用译码器用译码器的一个使能端作为变量输入端，将两个的一个使能端作为变量输入端，将两个3-8线译码器线译码器扩展成扩展成4-16线译码器。用两片线译码器。用两片74138实现给定函数时，实现给定函数时，可首先将给定函数变换为可首先将给定函数变换为第34页，共72页，编辑于2022年，星期三然后，将逻辑变量然后，将逻辑变量B、C、D分别接至片分别接至片和片和片的输入的输入端端A2、A1、A0，逻辑变量，逻辑变量A接至片接至片的使能端的使能端S2和片和片的使能端的使能端S1。这样，当输入变量。这样，当输入变量A=0时，片时，片工作，工作，片片禁止，由片禁止，由片产生产生m0m7；当；当A=1时，片时，片工工作，片作，片禁止，由片禁止，由片产生产生m8m15。将译码器输出。将译码器输出中与函数相关的项进行中与函数相关的项进行与非与非运算，即可实现给定函数运算，即可实现给定函数F的功能。逻辑电路图如图所示。的功能。逻辑电路图如图所示。第35页，共72页，编辑于2022年，星期三第36页，共72页，编辑于2022年，星期三6.4多路选择器多路选择器多路选择器多路选择器(Multiplexer)又称数据选择器或多路开关，常又称数据选择器或多路开关，常用用MUX表示。它是一种多路输入、表示。它是一种多路输入、单路输出的组合逻辑电单路输出的组合逻辑电路。路。1.逻辑功能：逻辑功能：从多路输入中选中某一路送至输出端，从多路输入中选中某一路送至输出端，输出对输入的选择受选择控制量控制。通常，对于输出对输入的选择受选择控制量控制。通常，对于一个具有一个具有2n路输入和一路输出的多路选择器有路输入和一路输出的多路选择器有n个选择个选择控制变量，控制变量的每种取值组合对应选中一路输入控制变量，控制变量的每种取值组合对应选中一路输入送至输出。送至输出。2.典型芯片典型芯片常见的常见的MSI多路选择器有多路选择器有4路选择器、路选择器、8路选择路选择器和器和16路选择器。路选择器。第37页，共72页，编辑于2022年，星期三书上图书上图6.11(a)、(b)是型号为是型号为74153的双的双4路选择路选择器的逻辑电路图和逻辑符号。该芯片中有两个器的逻辑电路图和逻辑符号。该芯片中有两个4路选择器。其中，路选择器。其中，D0D3为数据输入端；为数据输入端；A1、A0为选择控制端；为选择控制端；W、W为互补输出端为互补输出端。四路数据选择器的功能表如表四路数据选择器的功能表如表6.5所示。所示。第38页，共72页，编辑于2022年，星期三(3)四路数据选择器的输出函数表达式四路数据选择器的输出函数表达式由功能表可知由功能表可知,当当A1A0=00时时,W=D0；当；当A1A0=01时时,W=D1；当；当A1A0=10时时,W=D2；当；当A1A0=11时时,W=D3。即在。即在A1A0的控制下的控制下,依次选中依次选中D0D3端的信息送至输出端。其输出表达式为端的信息送至输出端。其输出表达式为式中，式中，mi为选择变量为选择变量A1、A0组成的最小项，组成的最小项，Di为为i端的输端的输入数据，取值等于入数据，取值等于0或或1。类似地，可以写出类似地，可以写出2n路选择器的输出表达式路选择器的输出表达式式中，式中，mi为选择控制变量为选择控制变量An-1，An-2，A1，A0组成组成的最小项；的最小项；Di为为2n路输入中的第路输入中的第i路数据输入，取值路数据输入，取值0或或1。第39页，共72页，编辑于2022年，星期三3应用举例应用举例多路选择器除完成对多路数据进行选择多路选择器除完成对多路数据进行选择的基本功能外，在逻辑设计中主要用来实的基本功能外，在逻辑设计中主要用来实现各种逻辑函数功能。现各种逻辑函数功能。例例6.7,6.8见书上见书上P206-207.第40页，共72页，编辑于2022年，星期三6.5计数器计数器一一概述概述1什么是计数器？什么是计数器？计数器：是一种对输入脉冲进行计数的时序逻计数器：是一种对输入脉冲进行计数的时序逻辑电路，被计数的脉冲信号称作辑电路，被计数的脉冲信号称作“计数脉冲计数脉冲”。计数器中的计数器中的“数数”是用触发器的状态组合来是用触发器的状态组合来表示的，在计数脉冲作用下使一组触发器的状表示的，在计数脉冲作用下使一组触发器的状态依次转换成不同的状态组合来表示数的增加态依次转换成不同的状态组合来表示数的增加或减少，即可达到计数的目的。或减少，即可达到计数的目的。计数器在运行计数器在运行时，所经历的状态是周期性的，总是在有限个时，所经历的状态是周期性的，总是在有限个状态中循环，通常将一次循环所包含的状态总状态中循环，通常将一次循环所包含的状态总数称为计数器的数称为计数器的“模模”。第41页，共72页，编辑于2022年，星期三2计数器的种类计数器的种类计数器的种类很多，通常有不同的分类方法。计数器的种类很多，通常有不同的分类方法。按其工作方式可分为按其工作方式可分为同步计数器同步计数器和和异步计数器异步计数器；按其进位制可分为按其进位制可分为二进制二进制计数器、计数器、十进制十进制计数器和计数器和任意进制任意进制计数器；计数器；按其功能又可分为按其功能又可分为加法加法计数器、计数器、减法减法计数器和计数器和加加/减可逆计数器减可逆计数器等。等。3功能功能一般具有计数、保存、清除、预置等功能。一般具有计数、保存、清除、预置等功能。第42页，共72页，编辑于2022年，星期三二二典型芯片典型芯片-四位二进制同步可逆计数器四位二进制同步可逆计数器74193第43页，共72页，编辑于2022年，星期三由表由表6.7可知，当可知，当Cr为高电平时，计数器被清除为为高电平时，计数器被清除为“0”；当；当LD为低电平时，计数器被预置为为低电平时，计数器被预置为A、B、C、D端输入的值；端输入的值；当计数脉冲由当计数脉冲由CPU端输入时，计数器进行累加计数；当计数端输入时，计数器进行累加计数；当计数脉冲由脉冲由CPD端输入时，计数器进行累减计数。端输入时，计数器进行累减计数。第44页，共72页，编辑于2022年，星期三例例6.9用用4位二进制同步可逆计数器位二进制同步可逆计数器74193构成构成模模10加法计数器。加法计数器。解解假设计数器的初始状态为假设计数器的初始状态为Q3Q2Q1Q0=0000，其状态变化序列如，其状态变化序列如下：下：根据根据74193的功能表的功能表,可用图所示逻辑电路实现模可用图所示逻辑电路实现模10加法器的功能。加法器的功能。第45页，共72页，编辑于2022年，星期三图中，图中，LD和和CPD接逻辑接逻辑1，CPU接计数脉冲接计数脉冲CP，T4193工作在累加计数状态。当计数器输出由工作在累加计数状态。当计数器输出由1001变为变为1010时，图中与门输出为时，图中与门输出为1，该信号，该信号接至清除端接至清除端Cr，使计数器状态立即变为，使计数器状态立即变为0000，当下一个计数脉冲到达时，再由当下一个计数脉冲到达时，再由00000001，继续进行加继续进行加1计数。计数。第46页，共72页，编辑于2022年，星期三例例6.10见书上见书上P210.第47页，共72页，编辑于2022年，星期三6.6寄寄存存器器寄存器是数字系统中用来存放数据或运算寄存器是数字系统中用来存放数据或运算结果的一种常用逻辑部件。结果的一种常用逻辑部件。功功能：能：中规模集成电路寄存器除了具有中规模集成电路寄存器除了具有接收数据、保存数据和传送数据等基本功能接收数据、保存数据和传送数据等基本功能外，通常还具有左、右移位，串、并输入，外，通常还具有左、右移位，串、并输入，串、并输出以及预置、清零等多种功能，属串、并输出以及预置、清零等多种功能，属于多功能寄存器。于多功能寄存器。第48页，共72页，编辑于2022年，星期三一典型芯片一典型芯片中规模集成电路寄存器的种类很多，中规模集成电路寄存器的种类很多，74194型是型是一种常用的一种常用的4位双向移位寄存器位双向移位寄存器。输入端和输出端的功能如表输入端和输出端的功能如表6.8所示。所示。第49页，共72页，编辑于2022年，星期三从功能表可知，双向移位寄存器在从功能表可知，双向移位寄存器在MB和和MA的控制下的控制下可完成数据的可完成数据的并行输入、右移串行输入、左移串行输入、并行输入、右移串行输入、左移串行输入、保持和清除保持和清除等五种功能。等五种功能。第50页，共72页，编辑于2022年，星期三寄存器除完成预定功能外，在数字系统中还能用寄存器除完成预定功能外，在数字系统中还能用来构成计数器和脉冲序列发生器等。来构成计数器和脉冲序列发生器等。例例6.11用用74194四位双向移位寄存器构成四位双向移位寄存器构成模模4计数器。计数器状态计数器。计数器状态Q0Q1Q2Q3的变化的变化序列为序列为:解解由由74194的功能表可知，要满足计数状态变化序列，的功能表可知，要满足计数状态变化序列，只需将只需将D0D1D2D3接接1100，DR与与Q3连接，以实现环形连接，以实现环形计数。其逻辑电路图如图计数。其逻辑电路图如图7.27所示。所示。第51页，共72页，编辑于2022年，星期三该电路工作时，首先令该电路工作时，首先令MBMA为为11，在时钟作，在时钟作用下将计数器的状态置为用下将计数器的状态置为1100，然后再使，然后再使MBMA为为01，在计数脉冲作用下，循环右移实现，在计数脉冲作用下，循环右移实现模模4计数。计数。第52页，共72页，编辑于2022年，星期三6.7只读存储器只读存储器ROM只读存储器只读存储器ROM是一种在正常工作时只能读出、不能写入是一种在正常工作时只能读出、不能写入的存储器。的存储器。通常用来存放那些固定不变的信息。只读存储器存通常用来存放那些固定不变的信息。只读存储器存入数据的过程通常称为编程。入数据的过程通常称为编程。根据编程方法的不同，可分为掩膜编程根据编程方法的不同，可分为掩膜编程ROM(简称简称MROM)和和用户可编程用户可编程ROM(简称简称PROM)两类。两类。MROM：存放的内容是由生产厂家在芯片制造时利用掩膜技：存放的内容是由生产厂家在芯片制造时利用掩膜技术写入的。优点是可靠性高，集成度高，批量生产时价格便宜；术写入的。优点是可靠性高，集成度高，批量生产时价格便宜；缺点是用户不能重写或改写，使用不灵活。缺点是用户不能重写或改写，使用不灵活。PROM：存放的内容是由用户根据自己的需要在编程设备上：存放的内容是由用户根据自己的需要在编程设备上写入的。最大的优点是使用灵活方便，特别适宜于用来实现各种写入的。最大的优点是使用灵活方便，特别适宜于用来实现各种逻辑功能，属于常用的可编程逻辑器件。逻辑功能，属于常用的可编程逻辑器件。只读存储器只读存储器ROM属于非易失性存储器，即使切断电源，属于非易失性存储器，即使切断电源，ROM中存放的信息也不会丢失，因而在数字系统中获得广泛中存放的信息也不会丢失，因而在数字系统中获得广泛应用。应用。第53页，共72页，编辑于2022年，星期三1.只读存储器（只读存储器（ROM）的结构）的结构ROM的一般结构，它由地址译码器、存储矩阵和的一般结构，它由地址译码器、存储矩阵和读出电路三部分组成。图中读出电路三部分组成。图中n位地址（位地址（A0An1）经）经译码器译出后使译码器译出后使2n字线字线（W0 ）中的一条有效，从而在存储矩阵）中的一条有效，从而在存储矩阵2n个个存储单元中选中其中之一。通过被选通单元的存储单元中选中其中之一。通过被选通单元的m个基个基本存储电路的位线（本存储电路的位线（D0Dm1），即可读出存储单元），即可读出存储单元的内容。对于有的内容。对于有n位地址和位地址和m位字长的位字长的ROM来说，它来说，它的存储容量为的存储容量为2 nm位。位。存储器的容量字数存储器的容量字数位数位数ROM的容量由或的容量由或门阵列来实现。门阵列来实现。第54页，共72页，编辑于2022年，星期三第55页，共72页，编辑于2022年，星期三从组合逻辑的角度来看，ROM是由“与”门阵列和“或”门阵列所组成，其逻辑框图如下：与门阵列用来产生最小项，或门阵列用来将相应的最小项构成逻辑函数，每个输出可以看作是用“最小项之和”形式表示的一个逻辑函数。第56页，共72页，编辑于2022年，星期三第57页，共72页，编辑于2022年，星期三用三极管构成的用三极管构成的44ROM电路电路第58页，共72页，编辑于2022年，星期三第59页，共72页，编辑于2022年，星期三第60页，共72页，编辑于2022年，星期三44ROM简化图简化图第61页，共72页，编辑于2022年，星期三第62页，共72页，编辑于2022年，星期三6.8可编程逻辑阵列可编程逻辑阵列PLA从实现逻辑函数的角度看，对于大多数逻辑函从实现逻辑函数的角度看，对于大多数逻辑函数而言，并不需要使用全部最小项，尤其对于数而言，并不需要使用全部最小项，尤其对于包含约束条件的逻辑函数，许多最小项是不可包含约束条件的逻辑函数，许多最小项是不可能出现的。能出现的。PROM的的“与与”阵列固定地产生阵列固定地产生n个输入变量的全部最小项。因此，个输入变量的全部最小项。因此，PROM的的“与与”阵列不能获得充分利用而造成硬件浪费，阵列不能获得充分利用而造成硬件浪费，使得芯片面积的利用率不高。为了克服使得芯片面积的利用率不高。为了克服PROM的不足，产省了一种的不足，产省了一种“与与”阵列和阵列和“或或”阵列阵列均可编程的逻辑器件，即可编程逻辑阵列均可编程的逻辑器件，即可编程逻辑阵列PLA(ProgrammableLogicArray)。第63页，共72页，编辑于2022年，星期三1.组合组合PLA的逻辑结构的逻辑结构逻辑结构：逻辑结构：由一个由一个“与与”阵列和一个阵列和一个“或或”阵列构成，阵列构成，“与与”阵列和阵列和“或或”阵列都是可编程阵列都是可编程的。的。在在PLA中，中，n个输入变量的个输入变量的“与与”阵列不是产阵列不是产生生2n个个“与与”项，而是有项，而是有P个与门就提供个与门就提供P个个“与与”项，每个项，每个“与与”项与哪些变量相关可由编程决项与哪些变量相关可由编程决定。定。“或或”阵列通过编程可选择需要的阵列通过编程可选择需要的“与与”项项相相“或或”、形成、形成“与与-或或”函数式。函数式。由由PLA实现的函数式是最简实现的函数式是最简“与与-或或”表达式。表达式。第64页，共72页，编辑于2022年，星期三由由PLA实现的函数式是最简实现的函数式是最简“与与-或或”表达式。图表达式。图6.26给出了一个具有给出了一个具有3个输个输入变量、可提供入变量、可提供6个个“与与”项、产生项、产生3个个输出函数的输出函数的PLA逻辑结构图。其相应阵逻辑结构图。其相应阵列图如图列图如图6.27所示。所示。PLA的存储容量不仅与输入变量个数和输出端个数有关，的存储容量不仅与输入变量个数和输出端个数有关，而且还和它的而且还和它的“与与”项数项数(即与门数即与门数)有关，其存储容量有关，其存储容量用输入变量数用输入变量数(n)、与项数、与项数(p)、输出端数、输出端数(m)来表示。图来表示。图8.13所示所示PLA的容量为的容量为363。目前常见的有容量为。目前常见的有容量为16488和和14968等等PLA器件。器件。第65页，共72页，编辑于2022年，星期三例例6.14见书上见书上P220.例例6.15用用PLA设计一个设计一个8421码加码加1计数器，并计数器，并用七段显示器显示计数状态。用七段显示器显示计数状态。解解该问题的设计包含两部分，一部分是按照该问题的设计包含两部分，一部分是按照同步时序电路的设计方法设计一个同步时序电路的设计方法设计一个8421码加码加1计数器；另一部分是按照组合电路设计方法设计数器；另一部分是按照组合电路设计方法设计一个将计一个将8421码转换成七段显示码的代码转换码转换成七段显示码的代码转换电路。电路。首先，作出首先，作出8421码加码加1计数器的状态表，如计数器的状态表，如表表6.12所示。所示。第66页，共72页，编辑于2022年，星期三假定采用假定采用JK触发器作为存储元件，根据表触发器作为存储元件，根据表6.12和和JK触发触发器的激励表，可得到触发器的激励函数表达式：器的激励表，可得到触发器的激励函数表达式：第67页，共72页，编辑于2022年，星期三第68页，共72页，编辑于2022年，星期三根据表根据表6.14作出作出a、b、c、d、e、f、g的卡诺图，的卡诺图，按多输出函数进行化简后，得到代码转换电路的按多输出函数进行化简后，得到代码转换电路的输出函数最简输出函数最简“与与-或或”式：式：第69页，共72页，编辑于2022年，星期三上述表达式在激励函数表达式的，基础上增加上述表达式在激励函数表达式的，基础上增加了了8个不同的个不同的“与与”项：项：根据激励函数和输出函数表达式，可画出用根据激励函数和输出函数表达式，可画出用PLA实现给定功能的阵列逻辑图如图实现给定功能的阵列逻辑图如图6.32所示。所示。第70页，共72页，编辑于2022年，星期三第71页，共72页，编辑于2022年，星期三结束！第72页，共72页，编辑于2022年，星期三