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计数器分析本讲稿第一页，共十四页1、四位二进制加法计数器图1、T触发器构成的四位二进制加法器 二进制加法规则：每一位如果是1，则再加1时应变为0，同时向高位发出进位信号，使高位翻转。由1变为0，对应为下降沿，而触发器为下降沿触发，因此只要将低位触发器的Q端接到高位触发器的时钟输入端。每一级输出状态的改变发生在上一级的下降沿（如果为上升沿触发，则每一级触发器的进位脉冲应为 端输出）。状态方程为：本讲稿第二页，共十四页 图1所示电路为下降沿触发的T触发器组成的四位二进制加法计数器,T触发器是令JK触发器的J=K=1而得到的。因为所有的触发器是在时钟的下降沿动作，所以进位信号应从低位的Q端引出，最低位触发器的时钟信号CP0就是要记录的记数输入脉冲。其状态表如下所示：计数脉冲数目QDQCQBQA十进制数000000100011200102300113401004501015601106701117810008910019101010101110111112110012131101131411101415111115本讲稿第三页，共十四页二进制加法计数器波形图（时序图）二进制加法计数器状态转换图图2 时序图图3 状态转换图计数计数脉冲脉冲QA QB QC QD 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 160001001000110100000001011111111011011100101110101001011010000111本讲稿第四页，共十四页图4为D触发器构成的四位二进制加法计数器，上升沿触发，所以进位信号由低位的 端引入，有图4 D触发器构成的四位二进制加法计数器本讲稿第五页，共十四页2、四位二进制加法计数器 四位二进制加法计数器和加法计数器相同，可获得状态方程：图5 四位二进制加法计数器 二进制减法计数器法则：若低位触发器为0，则再输入一个减法计数脉冲后应变为1，同时向高位发出借位信号，使高位翻转。由0变为1，对应为上升沿，而触发器为下降沿触发，因此只要将低位触发器的 端接到高位触发器的时钟输入端。每一级输出状态的改变发生在上升沿（如果为上升沿触发，则每一级触发器的进位脉冲应由Q端输出）。本讲稿第六页，共十四页三、同步计数器三、同步计数器 同步计数器的特点：各个触发器都受同一个时钟脉冲输入计数脉冲的控制，因此，它们状态的更新几乎是同时的，故被称为“同步计数器”。1、三位二进制同步加法计数器图7、三位二进制同步计数器 图7为三位二进制同步计数器，二进制加法运算的规则：对一个多位二进制而言，最低位每次加1都改变状态，而第i位（除最低位外）仅有当以下各位皆为1时才改变状态。本讲稿第七页，共十四页分析步骤：分析步骤：（1）先列写控制端的逻辑表达式：J2=K2=Q1Q0J1=K1=Q0J0=K0=1 Q0:来一个CP，它就翻转一次：Q1:当Q0=1时，它可翻转一次；Q2:只有当Q1Q0=11时，它才能翻转一次。（2）再列写状态转换表，分析其状态转换过程。原 状 态控 制 端下状态CPQ2Q1Q0J2=Q1Q0K2=Q1Q0J1=Q0K1=Q0J0=1K0=1Q2Q1Q010000000110012001001111010301000001101140111111111005100000011101610100111111071100000111118111111111000本讲稿第八页，共十四页CP Q0 Q1 Q2（3）波形图Q0的输出的波形的频率是CP的1/2。二分频Q1的输出的波形的频率是CP的1/4。四分频Q2的输出的波形的频率是CP的1/8。八分频本讲稿第九页，共十四页2、四位二进制同步加法计数器本讲稿第十页，共十四页本讲稿第十一页，共十四页本讲稿第十二页，共十四页000001010010111100011110Q2Q1Q0本讲稿第十三页，共十四页写出触发器的控制端的逻辑表达式列计数器的状态转换表获得计数器的模（即进制数）检验计数器的可靠性本讲稿第十四页，共十四页