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集成电路 本讲稿第一页，共十七页 9.1 引言引言 n n集成电路，包括通用电路和专用电路，传统的制造集成电路，包括通用电路和专用电路，传统的制造集成电路，包括通用电路和专用电路，传统的制造集成电路，包括通用电路和专用电路，传统的制造方法都是人工完成版图设计后流片生产，这种方式方法都是人工完成版图设计后流片生产，这种方式方法都是人工完成版图设计后流片生产，这种方式方法都是人工完成版图设计后流片生产，这种方式又称为全定制电路的设计和生产。又称为全定制电路的设计和生产。又称为全定制电路的设计和生产。又称为全定制电路的设计和生产。n n全定制电路的设计从系统设计开始到版图设计结全定制电路的设计从系统设计开始到版图设计结束，这是电子系统的全程设计。束，这是电子系统的全程设计。n n在晶体管级和版图级后端设计中，通过对晶体管在晶体管级和版图级后端设计中，通过对晶体管级电路和布局线的优化设计，可以使最后的设计级电路和布局线的优化设计，可以使最后的设计结果速度快、占用芯片面积小、可靠性高，芯片结果速度快、占用芯片面积小、可靠性高，芯片的性能指标一般要高于在的性能指标一般要高于在PLDPLD上实现的系统。上实现的系统。上实现的系统。上实现的系统。n n然而，全程设计的投资大、时间长，因此只有那些市然而，全程设计的投资大、时间长，因此只有那些市然而，全程设计的投资大、时间长，因此只有那些市然而，全程设计的投资大、时间长，因此只有那些市场需求量大的场需求量大的场需求量大的场需求量大的IC，才考虑采用全定制方式设计和生，才考虑采用全定制方式设计和生产。产。本讲稿第二页，共十七页n n目目目目前前前前，为为为为了了了了提提提提高高高高设设设设计计计计的的的的成成成成功功功功率率率率，即即即即使使使使是是是是全全全全定定定定制制制制设设设设计计计计，也也也也并并并并非非非非在在在在全全全全程程程程设设设设计计计计完完完完成成成成后后后后立立立立即即即即流流流流片片片片生生生生产产产产，而而而而是是是是将将将将设设设设计计计计实实实实现现现现分分分分成成成成两两两两个个个个阶阶阶阶段段段段进进进进行行行行。当当当当前前前前端端端端设设设设计计计计和和和和仿仿仿仿真真真真全全全全部部部部结结结结束束束束后后后后，首首首首先先先先将将将将设设设设计计计计结结结结果果果果用用用用HDPLD实实现现，以以验验证证系系统统的的实实际际性性能能。当当确确认认设设计计结结果果已已达达到到所所要要求求的性能指标后，再进行后端设计，组织流片生产。的性能指标后，再进行后端设计，组织流片生产。n n全全定定制制电电路路（包包括括通通用用电电路路和和ASIC）的的设设计计，可可以以采采用用随随机机逻逻辑辑设设计计、阵阵列列逻逻辑辑设设计计和和标标准准单单元元设计等方式。设计等方式。本讲稿第三页，共十七页n n所谓随机逻辑是指数字逻辑设计的一种具体形式，所谓随机逻辑是指数字逻辑设计的一种具体形式，所谓随机逻辑是指数字逻辑设计的一种具体形式，所谓随机逻辑是指数字逻辑设计的一种具体形式，在这种设计方式中，按具体的设计要求把一些中小在这种设计方式中，按具体的设计要求把一些中小在这种设计方式中，按具体的设计要求把一些中小在这种设计方式中，按具体的设计要求把一些中小规模逻辑电路布局在版图范围以内，并把它们连接规模逻辑电路布局在版图范围以内，并把它们连接规模逻辑电路布局在版图范围以内，并把它们连接规模逻辑电路布局在版图范围以内，并把它们连接起来。由于逻辑功能需要的多样性和这些逻辑电路起来。由于逻辑功能需要的多样性和这些逻辑电路起来。由于逻辑功能需要的多样性和这些逻辑电路起来。由于逻辑功能需要的多样性和这些逻辑电路在版图上布局的不规则性，使得电路的逻辑结构及在版图上布局的不规则性，使得电路的逻辑结构及在版图上布局的不规则性，使得电路的逻辑结构及在版图上布局的不规则性，使得电路的逻辑结构及连线呈现随机性。通常认为这种设计具有硅片利用连线呈现随机性。通常认为这种设计具有硅片利用连线呈现随机性。通常认为这种设计具有硅片利用连线呈现随机性。通常认为这种设计具有硅片利用率高，运算速度快的优点。随机逻辑设计体现设计率高，运算速度快的优点。随机逻辑设计体现设计率高，运算速度快的优点。随机逻辑设计体现设计率高，运算速度快的优点。随机逻辑设计体现设计者的个性，一个有经验的设计者，可以获得良好的者的个性，一个有经验的设计者，可以获得良好的者的个性，一个有经验的设计者，可以获得良好的者的个性，一个有经验的设计者，可以获得良好的设计效果。设计效果。设计效果。设计效果。n n由于随机逻辑的非规则性，各功能电路和元件的版图由于随机逻辑的非规则性，各功能电路和元件的版图由于随机逻辑的非规则性，各功能电路和元件的版图由于随机逻辑的非规则性，各功能电路和元件的版图都需要单独设计，因此，版图设计周期长，改型困难。都需要单独设计，因此，版图设计周期长，改型困难。都需要单独设计，因此，版图设计周期长，改型困难。都需要单独设计，因此，版图设计周期长，改型困难。n n 本讲稿第四页，共十七页9.2 门阵列和门海阵列设计门阵列和门海阵列设计 n n阵列逻辑是结构化逻辑设计中广泛采用的电路形式，阵列逻辑是结构化逻辑设计中广泛采用的电路形式，阵列逻辑是结构化逻辑设计中广泛采用的电路形式，阵列逻辑是结构化逻辑设计中广泛采用的电路形式，目前广泛采用的阵列形式有目前广泛采用的阵列形式有目前广泛采用的阵列形式有目前广泛采用的阵列形式有PLA门阵列和门海阵列门阵列和门海阵列等。等。IOIO焊盘焊盘块单元块单元行行单元单元布线区布线区门门阵阵列列本讲稿第五页，共十七页9.2.1 门阵列设计门阵列设计 n n门阵列是在一个芯片上把门电路排成阵列形式，门电门阵列是在一个芯片上把门电路排成阵列形式，门电门阵列是在一个芯片上把门电路排成阵列形式，门电门阵列是在一个芯片上把门电路排成阵列形式，门电路的构成是两对或三对共栅或不共栅的路的构成是两对或三对共栅或不共栅的路的构成是两对或三对共栅或不共栅的路的构成是两对或三对共栅或不共栅的P P型晶体管和型晶体管和型晶体管和型晶体管和N型晶体管，称为基本单元。型晶体管，称为基本单元。共栅四管单元电路及其版图共栅四管单元电路及其版图 不共栅四管单元电路及版图不共栅四管单元电路及版图 本讲稿第六页，共十七页n n对于一些标准的逻辑门，如与非门、或非门、触发对于一些标准的逻辑门，如与非门、或非门、触发对于一些标准的逻辑门，如与非门、或非门、触发对于一些标准的逻辑门，如与非门、或非门、触发器等，可事先将若干个基本单元用确定的连线连接器等，可事先将若干个基本单元用确定的连线连接器等，可事先将若干个基本单元用确定的连线连接器等，可事先将若干个基本单元用确定的连线连接起来，构成起来，构成起来，构成起来，构成“宏单元宏单元宏单元宏单元”，这样可以加快门阵列的设，这样可以加快门阵列的设，这样可以加快门阵列的设，这样可以加快门阵列的设计过程。因为这时只需对计过程。因为这时只需对计过程。因为这时只需对计过程。因为这时只需对“宏单元宏单元宏单元宏单元”进行布局，并进行布局，并进行布局，并进行布局，并在宏单元之间布线。在宏单元之间布线。在宏单元之间布线。在宏单元之间布线。n n布线通道是门阵列芯片的重要组成部分。布线通道是门阵列芯片的重要组成部分。n n门阵列设计的芯片面积利用率比较低。门阵列设计的芯片面积利用率比较低。门阵列设计的芯片面积利用率比较低。门阵列设计的芯片面积利用率比较低。n n 本讲稿第七页，共十七页9.2.2 门海阵列门海阵列 n n门海阵列（门海阵列（门海阵列（门海阵列（Sea-of-Gate，简称为，简称为SOG）是为了克）是为了克）是为了克）是为了克服门阵列芯片面积利用率低的缺点而提出的一种阵列服门阵列芯片面积利用率低的缺点而提出的一种阵列服门阵列芯片面积利用率低的缺点而提出的一种阵列服门阵列芯片面积利用率低的缺点而提出的一种阵列结构。为了充分利用芯片的面积，将门阵列中的布结构。为了充分利用芯片的面积，将门阵列中的布结构。为了充分利用芯片的面积，将门阵列中的布结构。为了充分利用芯片的面积，将门阵列中的布 线通道去掉，线通道去掉，用基本单元占用基本单元占用基本单元占用基本单元占 据整个阵列分据整个阵列分 布区。布区。IO焊盘焊盘无专门无专门布线通布线通道的有道的有源区源区本讲稿第八页，共十七页9.2.3 门阵列和门海阵列的设计流程门阵列和门海阵列的设计流程 利利用用门门阵阵列列和和门门海海阵阵列列设设计计ASIC，虽虽然然在在后后端端设设计计中中不不需需要要设设计计全全套套掩掩膜膜，但但还还是是需需要要完完成成24块块块块掩掩掩掩膜膜膜膜版版版版的的的的设设设设计计计计，因因因因此此此此，后后后后端端端端设设设设计计计计和和和和后后后后仿仿仿仿真真真真工工工工作作作作仍仍仍仍需需需需完完完完成成成成。一般，在用门阵列或门海阵列实一般，在用门阵列或门海阵列实一般，在用门阵列或门海阵列实一般，在用门阵列或门海阵列实现现现现之之之之前前前前，都都都都已已已已经经经经用用用用PLDPLD器器件件作作了了样样机机试试验验，因因此此，可可以利用以利用PLD的设计结果，转换到门阵列或门海阵列上。的设计结果，转换到门阵列或门海阵列上。的设计结果，转换到门阵列或门海阵列上。的设计结果，转换到门阵列或门海阵列上。门门门门阵阵阵阵列列列列（包包包包括括括括门门门门海海海海阵阵阵阵列列列列）的的的的电电电电路路路路结结结结构构构构简简简简单单单单，单单单单元元元元规规规规则则则则化化化化，设设设设计计计计比比比比较较较较容容容容易易易易。而而而而且且且且其其其其集集集集成成成成密密密密度度度度、功功功功耗耗耗耗、速速速速度度度度和和和和可可可可靠靠靠靠性性性性等等等等特特特特性性性性都都都都可可可可与与与与全全全全定定定定制制制制电电电电路路路路相相相相媲媲媲媲美美美美。同同同同时时时时，计计计计人人人人员员员员并并并并不不不不需需需需要要要要了了了了解解解解很很很很多多多多版版版版图图图图设设设设计计计计知知知知识识识识，大大大大大大大大便便便便利利利利了了了了用用用用户户户户的设计工作。的设计工作。的设计工作。的设计工作。本讲稿第九页，共十七页9.3 标准单元设计标准单元设计 n n标准单元法设计是一种常用的集成电路设计方法。标准单元法设计是一种常用的集成电路设计方法。标准单元法设计是一种常用的集成电路设计方法。标准单元法设计是一种常用的集成电路设计方法。n n所所所所谓谓谓谓标标标标准准准准单单单单元元元元，是是是是指指指指预预预预先先先先设设设设计计计计完完完完毕毕毕毕并并并并存存存存放放放放在在在在单单单单元元元元库库库库中中中中的的的的元元元元件件件件，这这这这些些些些元元元元件件件件在在在在逻逻逻逻辑辑辑辑功功功功能能能能层层层层次次次次和和和和版版版版图图图图层层层层次次次次都都都都经经经经过过过过优优优优化化化化和和和和标标标标准准准准化化化化设设设设计计计计，标标标标准准准准单单单单元元元元的的的的逻逻逻逻辑辑辑辑符符符符号号号号及及及及电电电电学学学学特特特特性性性性存入逻辑库中，版图则存入版图库。存入逻辑库中，版图则存入版图库。存入逻辑库中，版图则存入版图库。存入逻辑库中，版图则存入版图库。n n标标准准单单元元设设计计，就就是是在在设设计计中中用用图图形形或或硬硬件件描描述述语语言言调调用用库库元元件件，在在布布局局布布线线阶阶段段，这这些些库库元元件件的的版版图图也也被被EDAEDA工工具具所所调调用用，进进行行自自动动布布局局和和布布线。线。本讲稿第十页，共十七页n n单元库中的每个单元都具有单元库中的每个单元都具有3 3种描述方式：种描述方式：种描述方式：种描述方式：n n单元的逻辑符号（以字母单元的逻辑符号（以字母单元的逻辑符号（以字母单元的逻辑符号（以字母L为特征符），为特征符），n n单元的拓扑版图（以字母单元的拓扑版图（以字母单元的拓扑版图（以字母单元的拓扑版图（以字母O为特征符），为特征符），n n单元的掩膜版单元的掩膜版 图（以字母图（以字母A为特征符）。为特征符）。为特征符）。为特征符）。n n 反反相相器器单单元元反相器的反相器的逻辑符号逻辑符号反相器反相器的拓扑的拓扑图图反相器的反相器的掩膜版图掩膜版图本讲稿第十一页，共十七页标准单元设计的版图布置标准单元设计的版图布置 n n单元库一般包括单元库一般包括单元库一般包括单元库一般包括有下列元件：有下列元件：有下列元件：有下列元件：小规模逻辑电路小规模逻辑电路小规模逻辑电路小规模逻辑电路中规模逻辑电路中规模逻辑电路中规模逻辑电路中规模逻辑电路各种宏单元模块各种宏单元模块各种宏单元模块各种宏单元模块 IPIP核核核核 为了便于布局和布为了便于布局和布为了便于布局和布为了便于布局和布线，线，线，线，SSISSI和和和和MSIMSI标准标准标准标准单元的版图都被设单元的版图都被设单元的版图都被设单元的版图都被设计成矩形状，版图计成矩形状，版图计成矩形状，版图计成矩形状，版图的高度相近或相等，的高度相近或相等，的高度相近或相等，的高度相近或相等，但宽度可以不同。但宽度可以不同。但宽度可以不同。但宽度可以不同。功功 能能 模模 块块宏单元单元宏单元宏单元本讲稿第十二页，共十七页9.4 设计检验设计检验 n n对于对于ASICASIC的设计，当前端设计完成以后，还必须进的设计，当前端设计完成以后，还必须进的设计，当前端设计完成以后，还必须进的设计，当前端设计完成以后，还必须进行版图级的设计，因此，还应进行后端设计的检验，行版图级的设计，因此，还应进行后端设计的检验，行版图级的设计，因此，还应进行后端设计的检验，行版图级的设计，因此，还应进行后端设计的检验，即版图验证和后仿真。版图验证包括设计规则检查即版图验证和后仿真。版图验证包括设计规则检查即版图验证和后仿真。版图验证包括设计规则检查即版图验证和后仿真。版图验证包括设计规则检查（DRCDRC），电学规则检查（），电学规则检查（ERCERC）和版图）和版图）和版图）和版图-原理图一原理图一致性检查（致性检查（LVS）。版图验证的内容是针对版图设）。版图验证的内容是针对版图设）。版图验证的内容是针对版图设）。版图验证的内容是针对版图设计中可能出现的几类设计错误确定的，这几种设计计中可能出现的几类设计错误确定的，这几种设计计中可能出现的几类设计错误确定的，这几种设计计中可能出现的几类设计错误确定的，这几种设计错误是几何设计错误，电气设计错误和拓扑错误错误是几何设计错误，电气设计错误和拓扑错误错误是几何设计错误，电气设计错误和拓扑错误错误是几何设计错误，电气设计错误和拓扑错误（布局和连线错误）。（布局和连线错误）。（布局和连线错误）。（布局和连线错误）。本讲稿第十三页，共十七页9.4.1设计规则检查（设计规则检查（DRC）n n设设设设计计计计规规规规则则则则检检检检查查查查之之之之前前前前，要要要要进进进进行行行行大大大大量量量量几几几几何何何何图图图图形形形形的的的的运运运运算算算算（GOA），包包包包括括括括算算算算术术术术运运运运算算算算、逻逻逻逻辑辑辑辑运运运运算算算算和和和和拓拓拓拓扑扑扑扑运运运运算算算算，以以以以获获获获得得得得版版版版图图图图几几几几何何何何图图图图形形形形的的的的相相相相关关关关数数数数据据据据。图图图图形形形形的的的的算算算算术术术术运运运运算算算算求求求求得得得得几几几几何何何何图图图图形形形形的的的的长长长长、宽宽宽宽、间间间间距距距距、面面面面积积积积等等等等数数数数据据据据；拓拓拓拓扑扑扑扑运运运运算算算算主主主主要要要要有有有有包包包包含含含含、相相相相交交交交、接接接接触触触触、非非非非接接接接触触触触等等等等，可可可可以以以以获获获获得得得得图图图图形形形形拓拓拓拓扑扑扑扑结结结结构构构构方方方方面面面面的的的的数数数数据据据据（例例例例如如如如连连连连接接接接）；布布布布尔尔尔尔运运运运算算算算主主主主要要要要是是是是与与与与（ANDAND）、或或或或（OROR）、非非非非（NOT）、减（减（SUB）、异或（）、异或（）、异或（）、异或（XORXOR）等。）等。）等。）等。本讲稿第十四页，共十七页9.4.2 电学规则检查（电学规则检查（ERC）n n在电学规则检查之前，首先要进行电路网表提取在电学规则检查之前，首先要进行电路网表提取在电学规则检查之前，首先要进行电路网表提取在电学规则检查之前，首先要进行电路网表提取（NPE），即从版图提取出由其表示的电路网表。所），即从版图提取出由其表示的电路网表。所），即从版图提取出由其表示的电路网表。所），即从版图提取出由其表示的电路网表。所以以以以NPENPE实际上是将图形问题转换为网络问题，以便于后实际上是将图形问题转换为网络问题，以便于后实际上是将图形问题转换为网络问题，以便于后实际上是将图形问题转换为网络问题，以便于后继的电学规则检查和一致性检查。继的电学规则检查和一致性检查。继的电学规则检查和一致性检查。继的电学规则检查和一致性检查。n n器器件件的的识识别别，提提取取版版图图中中的的无无源源器器件件电电阻阻和和电电容容、有源器件晶体管和二极管。有源器件晶体管和二极管。n n电路连接信息的提取。电路连接信息的提取。n n器器件件参参数数的的提提取取，主主要要是是电电阻阻值值、电电容容值值、寄寄生生电阻值和寄生电容值等电阻值和寄生电容值等 本讲稿第十五页，共十七页9.4.3 版图与电路图一致性检查版图与电路图一致性检查(LVS)n nLVSLVS期期期期望望望望由由由由版版版版图图图图和和和和电电电电路路路路图图图图形形形形成成成成的的的的两两两两个个个个网网网网表表表表结结结结构构构构完完完完全全全全一一一一致致致致，版版版版图图图图与与与与电电电电路路路路图图图图中中中中的的的的节节节节点点点点和和和和器器器器件件件件均均均均一一一一一一一一配配配配对对对对，如如如如果果果果二二二二者者者者不不不不一一一一致致致致，则则则则表表表表明明明明存存存存在错误。在错误。在错误。在错误。n nLVSLVS错误类型主要有两类：不一致点和失配器件。错误类型主要有两类：不一致点和失配器件。错误类型主要有两类：不一致点和失配器件。错误类型主要有两类：不一致点和失配器件。n n不一致点分为节点不一致和器件不一致。不一致点分为节点不一致和器件不一致。不一致点分为节点不一致和器件不一致。不一致点分为节点不一致和器件不一致。n n节节节节点点点点不不不不一一一一致致致致是是是是指指指指版版版版图图图图与与与与电电电电路路路路中中中中各各各各有有有有一一一一节节节节点点点点，两两两两者者者者所所所所连连连连器器器器件件件件情情情情况况况况相相相相似，但不完全相同。似，但不完全相同。似，但不完全相同。似，但不完全相同。n n器器器器件件件件不不不不一一一一致致致致是是是是指指指指版版版版图图图图与与与与电电电电路路路路中中中中各各各各有有有有一一一一器器器器件件件件，两两两两个个个个器器器器件件件件相相相相同同同同，所所所所接接接接节节节节点情况相似，但不完全相同。点情况相似，但不完全相同。点情况相似，但不完全相同。点情况相似，但不完全相同。n n失失失失配配配配器器器器件件件件是是是是指指指指有有有有的的的的器器器器件件件件在在在在版版版版图图图图中中中中存存存存在在在在但但但但在在在在原原原原电电电电路路路路中中中中没没没没有有有有，或在原电路中有的器件在版图中却没有。或在原电路中有的器件在版图中却没有。或在原电路中有的器件在版图中却没有。或在原电路中有的器件在版图中却没有。n n上上上上面面面面所所所所说说说说的的的的器器器器件件件件可可可可以以以以是是是是单单单单个个个个晶晶晶晶体体体体管管管管，还还还还可可可可以以以以是是是是各各各各种种种种组组组组合合合合结结结结构构构构。在在在在完完完完成成成成LVSLVS后后后后要要要要根根根根据据据据检检检检查查查查结结结结果果果果所所所所报报报报告告告告的的的的各各各各种种种种错错错错误误误误，修修修修改改改改版版版版图图图图，直直直直到到到到无一错误存在。无一错误存在。无一错误存在。无一错误存在。本讲稿第十六页，共十七页9.5 后仿真后仿真 n n在版图验证中，在版图验证中，在版图验证中，在版图验证中，EDA工具从实际的物理版图中提取一个实工具从实际的物理版图中提取一个实工具从实际的物理版图中提取一个实工具从实际的物理版图中提取一个实际电路，而且还提取出一些关键的电学参数，如际电路，而且还提取出一些关键的电学参数，如际电路，而且还提取出一些关键的电学参数，如际电路，而且还提取出一些关键的电学参数，如MOSMOS管的栅管的栅管的栅管的栅极电容，扩散区和连线的寄生电容和电阻等，因此，除了可极电容，扩散区和连线的寄生电容和电阻等，因此，除了可极电容，扩散区和连线的寄生电容和电阻等，因此，除了可极电容，扩散区和连线的寄生电容和电阻等，因此，除了可以验证所设计的物理版图是否能够实现原电路的功能外，还以验证所设计的物理版图是否能够实现原电路的功能外，还以验证所设计的物理版图是否能够实现原电路的功能外，还以验证所设计的物理版图是否能够实现原电路的功能外，还可以对包含寄生参数的电路作进一步的仿真和分析，这一步可以对包含寄生参数的电路作进一步的仿真和分析，这一步可以对包含寄生参数的电路作进一步的仿真和分析，这一步可以对包含寄生参数的电路作进一步的仿真和分析，这一步工作就称为后仿真。工作就称为后仿真。工作就称为后仿真。工作就称为后仿真。n n在后仿真之前，首先应进行参数反注释，即将根据版在后仿真之前，首先应进行参数反注释，即将根据版图分析计算得到的实际的电学参数值，加到相应电路图分析计算得到的实际的电学参数值，加到相应电路的对应节点上。这时的电学参数已包含了寄生效应的的对应节点上。这时的电学参数已包含了寄生效应的影响，是芯片制成后的实际电学参数。然后，根据这影响，是芯片制成后的实际电学参数。然后，根据这些反注释的实际电学参数，在原电路上进行仿真分析。些反注释的实际电学参数，在原电路上进行仿真分析。对于高速器件，芯片集成后的性能与分布参数关系密对于高速器件，芯片集成后的性能与分布参数关系密切，因此，后仿真是必需的。切，因此，后仿真是必需的。本讲稿第十七页，共十七页