数字电子技术基础康华光第五版答案.docx

第一章 数字逻辑习题 11 数字电路及数字信号 1.1.2 图形代表的二进制数 010110100 114 一周期性数字波形如图题所示，试计算：1周期；2频率；3占空比例 MSBLSB 0 1 2 11 12 ms 解：因为图题所示为周期性数字波，所以两个相邻的上升沿之间持续的时间为周期，T=10ms 频率为周期的倒数，f=1/T=1/0.01s=100HZ 占空比为高电平脉冲宽度及周期的百分比，q=1ms/10ms*100%=10% 1.2 数制 1.2.2 将以下十进制数转换为二进制数，八进制数和十六进制数要求转换误差不大于24 2127 42.718 解：2127D= 27 -1=B-1=B=177O=7FH 42.718D=(10.1011)B=(2.54)O=(2.B)H 1.4 二进制代码 1.4.1 将以下十进制数转换为 8421BCD 码： 143 3254.25 解：43D=BCD 1.4.3 试用十六进制写书以下字符繁荣 ASC码的表示：P28 1+ 2 3you (4)43 解：首先查出每个字符所对应的二进制表示的 ASC码，然后将二进制码转换为十六进制数表示。 （1） “+的 ASC码为 ，那么B=2BH （2） 的 ASC码为 1000000,(01000000)B=(40)H (3)you 的 ASC码为本 1111001,1101111,1110101,对应的十六进制数分别为 79,6F,75 (4)43 的 ASC码为 0110100,0110011,对应的十六紧张数分别为 34,33 1.6 逻辑函数及其表示方法 1.6.1 在图题 1. 6.1 中，输入信号 A，B的波形，画出各门电路输出 L 的波形。 解: (a)为及非， (b)为同或非，即异或 第 19 页第二章 逻辑代数 习题解答 2.1.1 用真值表证明以下恒等式 (3)A =B AB AB+AB=AB+AB 解：真值表如下 A B AB AB AB AB AB+AB 0 0 0 1 0 1 1 0 1 1 0 0 0 0 1 0 1 0 0 0 0 1 1 0 0 1 1 1 由最右边2栏可知，AB及AB+AB的真值表完全一样。 2.1.3 用逻辑代数定律证明以下等式 (3)A+ABC ACD C D E A CD E+ +() = + 解：A+ABC ACD C D E+ +() =A(1+BC ACD CDE)+ = +A ACD CDE+ = +A CD CDE+ = +A CD+ E 2.1.4 用代数法化简以下各式 (3) ABC B( +C) 解： ABC B( +C) = + +(A B C B C)( + ) =AB AC BB BC CB C+ + + =AB C A B B+ ( + + +1) =AB C+ (6)(A+ + + +B A B AB AB) () ()() 解：(A+ + + +B A B AB AB) () ()() = A B+ A B+(A+ B A)(+ B) BABAB=+ ABB=+ AB=+ =AB (9)ABCD ABD BCD ABCBD BC+ 解：ABCD ABD BCD ABCBD BC+ =ABC D D ABD BC D C( + +)+ ( + ) =B AC AD C D( + + ) =B A C A D( + + + ) =B A C D( + + ) =AB BC BD+2.1.7 画出实现以下逻辑表达式的逻辑电路图，限使用非门和二输入及非门 (1) LABAC=+ (2)()LDAC=+ (3)()()LABCD=+ 2.2.2 函数LA，B，C，D的卡诺图如下图，试写出函数L的最简及或表达式 解：(,)LABCDBCDBCDBCDABD=+ 2.2.3 用卡诺图化简以下个式 1ABCD ABCD AB AD ABC+ 解：ABCD ABCD AB AD ABC+ =ABCD ABCD ABC C D D AD B B C C ABC D D+ ( + )( + +)( + )( + +)( + ) =ABCD ABCD ABCD ABCD ABCD ABCD ABCD+ 6L A B C D( ,) =m(0,2,4,6,9,13)+d(1,3,5,7,11,15) 解： L= +A D 7L A B C D( ,) =m(0,13,14,15)+d(1,2,3,9,10,11) 解: L AD AC AB=+ 2.2.4 逻辑函数L AB BC CA=+，试用真值表,卡诺图和逻辑图限用非门和及非门表示 解:1>由逻辑函数写出真值表 A B C L 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 2>由真值表画出卡诺图 3>由卡诺图,得逻辑表达式LABBCAC=+ 用摩根定理将及或化为及非表达式 L = AB + BC + AC = AB BC AC 4>由函数的及非-及非表达式画出逻辑图 第三章习题 3.1 MOS 逻辑门电路 3.1.1 根据表题 3.1.1 所列的三种逻辑门电路的技术参数，试选择一 种最适宜工作在高噪声环境下的门电路。 表题 3.1.1 逻辑门电路的技术参数表 VOH (min) /V VOL(max)/V VIH (min) /V VIL(max) /V 逻辑门 A 2.4 0.4 2 0.8 逻辑门 B 3.5 0.2 2.5 0.6 逻辑门 C 4.2 0.2 3.2 0.8 解：根据表题 3.1.1 所示逻辑门的参数，以及式3.1.1和式3.1.2，计算出逻辑门 A 的高电平和低电平噪声容限分别为： VNHA =VOH (min) VIH (min) =2.4V2V=0.4V VNLA(max) =VIL(max) VOL(max) =0.8V0.4V=0.4V 同理分别求出逻辑门 B 和 C 的噪声容限分别为: VNHB =1V VNLB =0.4V VNHC =1V VNLC =0.6V 电路的噪声容限愈大,其抗干扰能力愈强,综合考虑选择逻辑门 C 3.1.3 根据表题 3.1.3 所列的三种门电路的技术参数,计算出它们的延时-功耗积,并确定哪一种逻辑门性能最好 表题 3.1.3 逻辑门电路的技术参数表 tpLH / ns tpHL /ns PD /mW 逻辑门 A 1 1.2 16 逻辑门 B 5 6 8 逻辑门 C 10 10 1 解:延时-功耗积为传输延长时间及功耗的乘积,即 DP= tpdPD 根据上式可以计算出各逻辑门的延时-功耗分别为 DPA = tPLH +tPHL PD = (1 1.2)+ns *16mw=17.6* 1012 J=17.6PJ 22同理得出: DPB =44PJ DPC =10PJ,逻辑门的 DP 值愈小,说明它的特性愈好,所以逻辑门 C 的性能最好. 3.1.5 为什么说 74HC 系列 CMOS 及非门在+5V 电源工作时,输入端在以下四种接法下都属于逻辑 0: (1)输入端接地; (2)输入端接低于 1.5V 的电源; (3)输入端接同类及非门的输出低电压 0.1V; (4)输入端接 10k的电阻到地. 解:对于 74HC 系列 CMOS 门电路来说,输出和输入低电平的标准电压值为: VOL =0.1V, VIL =1.5V,因此有: (1) Vi =0< VIL =1.5V,属于逻辑门 0 (2) Vi <1.5V=VIL ,属于逻辑门 0 (3) Vi <0.1<VIL =1.5V,属于逻辑门 0 (4)由于 CMOS 管的栅极电流非常小,通常小于 1uA,在 10k电阻上产生的压降小于 10mV 即 Vi <0.01V<VIL =1.5V,故亦属于逻辑 0. 3.1.7 求图题 3.1.7 所示电路的输出逻辑表达式. 解:图解 3.1.7 所示电路中 L1= AB ,L2= BC ,L3= D ,L4 实现及功能,即 L4=L1 L2 L3,而L= L4 E ,所以输出逻辑表达式为 L= AB BC D E 3.1.9 图题 3.1.9 表示三态门作总线传输的示意图，图中 n 个三态门的输出接到数据传输总线，D1，D2，Dn 为数据输入端，CS1，CS2CSn 为片选信号输入端.试问: (1) CS信号如何进展控制,以便数据D1,D2, Dn通过该总线进展正常传输; (2)CS信号能否有两个或两个以上同时有效?如果出现两个或两个以上有效,可能发生什么情况? (3)如果所有 CS 信号均无效,总线处在什么状态? 解: (1)根据图解 3.1.9 可知,片选信号 CS1，CS2CSn 为高电平有效,当 CSi=1 时第 i 个三态门被选中,其输入数据被送到数据传输总线上,根据数据传输的速度,分时地给 CS1，CS2CSn 端以正脉冲信号,使其相应的三态门的输出数据能分时地到达总线上. (2)CS 信号不能有两个或两个以上同时有效,否那么两个不同的信号将在总线上发生冲突,即总线不能同时既为 0 又为 1. (3)如果所有 CS 信号均无效,总线处于高阻状态. 3.1.12 试分析 3.1.12 所示的 CMOS 电路，说明它们的逻辑功能 A B C D 解：对于图题 3.1.12a所示的 CMOS 电路，当EN =0 时， TP2和 均导通， 和TN2TP1TN1构成的反相器正常工作，L= A，当EN =1 时， 和 均截止，无论TP2TN2A 为高电平还是低电平，输出端均为高阻状态，其真值表如表题解 3.1.12 所示，该电路是低电平使能三态非门，其表示符号如图题解 3.1.12a所示。 图题 3.1.12b所示 CMOS 电路，EN =0 时， 导通，或非门翻开， 和 构成反TP2TP1TN1相器正常工作，L=A；当EN =1 时， 截止，或非门输出低电平，使 截止，输出端TP2 TN1 处于高阻状态，该电路是低电平使能三态缓冲器，其表示符号如图题解 3.1.12b所示。 同理可以分析图题 3.1.12c和图题 3.1.12d所示的 CMOS 电路，它们分别为高电平使能三态缓冲器和低电平使能三态非门 ，其表示符号分别如图题 3.1.12c和图题3.1.12d所示。 A L 0 0 1 0 1 0 1 0 高阻 1 1 3.1.12a A L 0 0 0 0 1 1 1 0 高阻 1 1 高阻 3.1.12b EN A L 0 0 高阻 0 1 高阻 1 0 0 1 1 1 3.1.12c A L 0 0 1 0 1 0 1 0 高阻 1 1 高阻 3.1.12d 3.2.2 为什么说 TTL 及非门的输入端在以下四种接法下，都属于逻辑 1：1输入端悬空；2输入端接高于 2V 的电源；3输入端接同类及非门的输出高电压 3.6V；4输入端接 10k的电阻到地。 解：1参见教材图 3.2.4 电路，当输入端悬空时，T1 管的集电结处于正偏，Vcc 作用于 T1 的集电结和 T2 ， T3 管的发射结，使 T2 ， T3 饱和，使 T2 管的集电极电位 Vc2=VcEs2+VBE3=0.2+0.7=0.9V，而 T4 管假设要导通 VB2=Vc2VBE4+VD=0.7+0.7=1.4V，故 T4 截止。又因 T3 饱和导通，故及非门输出为低电平，由上分析，及非门输入悬空时相当于输入逻辑 1。 （2） 当及非门输入端接高于 2V 的电源时，假设 T1 管的发射结导通，那么 VBE10.5V，T1 管的基极电位 VB2+ C1=2.5V。而 VB12.1V 时，将会使 T1 的集电结处于正偏，T2，T3 处于饱和状态，使 T4 截止，及非门输出为低电平。故及非门输出端接高于 2V 的电源时，相当于输入逻辑 1。 （3） 及非门的输入端接同类及非门的输出高电平 3.6V 输出时，假设 T1 管导通，那么 VB1=3.6+0.5=4.1。而假设 VB1>2.1V 时，将使 T1 的集电结正偏，T2，T3 处于饱和状态，这时VB1 被钳位在 2.4V，即 T1 的发射结不可能处于导通状态，而是处于反偏截止。由12，当 VB12.1V，及非门输出为低电平。 （4） 及非门输入端接 10k的电阻到地时，教材图 3.2.8 的及非门输入端相当于解 3.2.2 图所示。这时输入电压为 VI=(Vcc-VBE)=105-0.710+4=3.07V。假设 T1 导通，那么 VBI=3.07+ VBE=3.07+0.5=3.57 V。但 VBI 是个不可能大于 2.1V 的。当 VBI=2.1V 时，将使 T1 管的集电结正偏，T2，T3 处于饱和，使 VBI 被钳位在 2.1V，因此，当 RI=10k时，T1 将处于截止状态，由 1 这时相当于输入端输入高电平。3.2.3 设有一个 74LS04 反相器驱动两个 74ALS04 反相器和四个 74LS04 反相器。1问驱动门是否超载？2假设超载，试提出一改良方案；假设未超载，问还可增加几个 74LS04 门？ 解：1根据题意，74LS04 为驱动门，同时它有时负载门，负载门中还有 74LS04。 从主教材附录 A 查出 74LS04 和 74ALS04 的参数如下不考虑符号 74LS04：IOL(max) =8mA, IOH (max) =0.4mA; IIH(max) =0.02mA. 4 个 74LS04 的输入电流为：4 IIL(max) =4 × 0.4mA=1.6mA, 4 IIH(max) =4 × 0.02mA=0.08mA 2 个 74ALS04 的输入电流为：2 IIL(max) =2 × 0.1mA=0.2mA, 2 IIH(max) =2 × 0.02mA=0.04mA。 拉电流负载情况下如图题解 3.2.3a所示，74LS04 总的拉电流为两局部，即 4 个74ALS04 的高电平输入电流的最大值 4 IIH(max) =0.08mA 电流之和为0.08mA+0.04mA=0.12mA.而 74LS04 能提供 0.4mA 的拉电流，并不超载。 灌电流负载情况如图题解 3.2.3b所示，驱动门的总灌电流为 1.6mA+0.2mA=1.8mA. 而 74LS04 能提供 8mA 的灌电流，也未超载。 2从上面分析计算可知，74LS04 所驱动的两类负载无论书灌电流还是拉电流均未超 3.2.4 图题 3.2.4 所示为集电极门 74LS03 驱动 5 个 CMOS 逻辑门， OC 门输管截止时的漏电流=0.2mA；负载门的参数为：=4V,=1V,=1A 试计算上拉电阻的值。 从主教材附录 A 查得 74LS03 的参数为：VOH(min) =2.7V，VOL(max) =0.5V，IOL(max) =8mA.根据式3.1.6形式3.1.7可以计算出上拉电阻的值。灌电流情况如图题解 3.2.4a所示，74LS03 输 出 为 低 电 平 ， IIL total()=5 IIL=5 × 0.001mA=0.005mA, 有 Rp(min) = VDD VOL(max)=(54)V0.56K IOL(max) IIL total()(80.005)mA拉电流情况如图题解 3.2.4b所示，74LS03 输出为高电平， IIH total() =5 IIH =5 × 0.001mA=0.005mA 由于VOH(min) <VIH(min) 为了保证负载门的输入高电平，取VOH(min) =4V 有 RP(max) = VDD VoH(min)=(54)V=4.9K IOL total() +IIH total()(0.20.005)mA综上所述，RP 的取值范围为 0.564.9 3.6.7 设计一发光二极管(LED)驱动电路,设 LED 的参数为VF =2.5V, ID =4.5Ma;假设VCC =5V,当 LED 发亮时,电路的输出为低电平,选出集成门电路的型号,并画出电路图. 解:设驱动电路如图题解 3.6.7 所示,选用 74LSO4 作为驱动器件,它的输出低电平电流mA, =8V,电路中的限流电阻 )max(OLImax)(OLVR=(max)OLFCCDVVVI=0.5)(5vmA444 第四章 组合逻辑 习题解答 412 组合逻辑电路及输入波形A.B如图题4.1.2所示，试写出输出端的逻辑表达式并画出输出波形。 解：由逻辑电路写出逻辑表达式 L = AB+ AB = AB 首先将输入波形分段，然后逐段画出输出波形。 当A.B信号一样时，输出为1，不同时，输出为0，得到输出波形。 如下图 421 试用2输入及非门设计一个3输入的组合逻辑电路。当输入的二进制码小于3时，输出为0；输入大于等于3时，输出为1。 解： 根据组合逻辑的设计过程，首先要确定输入输出变量，列出真值表。由卡诺图化简得到最简及或式，然后根据要求对表达式进展变换，画出逻辑图 1） 设入变量为A.B.C输出变量为L，根据题意列真值表 A B C L 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1 2） 由卡诺图化简，经过变换得到逻辑表达式 *LABCABC=+= 3） 用2输入及非门实现上述逻辑表达式 427 某足球评委会由一位教练和三位球迷组成，对裁判员的判罚进展表决。当满足以下条件时表示同意；有三人或三人以上同意，或者有两人同意，但其中一人是叫教练。试用2输入及非门设计该表决电路。 解： 1设一位教练和三位球迷分别用A和B.C.D表示，并且这些输入变量为1时表示同意，为0时表示不同意，输出L表示表决结果。L为1时表示同意判罚，为0时表示不同意。由此列出真值表 输入 输出 A B C D L 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 2由真值表画卡诺图 由卡诺图化简得L=AB+AC+AD+BCD 由于规定只能用2输入及非门，将上式变换为两变量的及非及非运算式 L=AB AC AD BCD AB AC AD B CD*=* * 3根据L的逻辑表达式画出由2输入及非门组成的逻辑电路 433 判断图所示电路在什么条件下产生竞争冒险，怎样修改电路能消除竞争冒险? 解： 根据电路图写出逻辑表达式并化简得L=A B BC* + 当 A=0，C=1 时，L= +B B 有可能产生竞争冒险，为消除可能产生的竞争冒险，增加乘积项使AC ，使 L=A B BC AC* + ，修改后的电路如图 4.4.4 试用74HC147 设计键盘编码电路，十个按键分别对应十进制数09，编码器的输出为8421BCD码。要求按键9的优先级别最高，并且有工作状态标志，以说明没有按键按下和按键0按下两种情况。 解：真值表 电路图 4.4.6 用译码器 74HC138 和适当的逻辑门实现函数 F=. 解：将函数式变换为最小项之和的形式 F= 将输入变量 A、B、C 分别接入 、 、端，并将使能端接有效电平。由于 74HC138 是低电平有效输出，所以将最小项变换为反函数的形式 L = 在译码器的输出端加一个及非门，实现给定的组合函数。 4.4.14 七段显示译码电路如图题 4414a所示，对应图题 44，14b所示输人波形，试确定显示器显示的字符序列 解：当 LE=0 时，图题 4，4。14a所示译码器能正常工作。所显示的字符即为 A2A2A1A 所表示的十进制数，显示的字符序列为 0、1、6 、9、4。当 LE 由 0 跳变 1 时，数字 4 被锁存，所以持续显示 4。 L ABC( ,) =m(1,2,6,7) . 解：74HC153的功能表如教材中表解4.4.19所示。根据表达式列出真值表如下。将变量A、B分别接入地址选择输入端 、 ，变量C接入输入端。从表中可以S1 S0 看出输出L及变量C之间的关系，当AB=00时，LC，因此数据端I0 接C；当AB=01_时，L= ,C I1 接C；当AB为10和11时，L分别为0和1，数据输入端I2 和I3 分别接0和1。由此可得逻辑函数产生器，如图解4.4.19所示。 输入 输出 A B C L 0 0 0 0 L=C 0 0 1 1 0 1 0 1 _L=C 0 1 1 0 1 0 0 0 0 1 0 1 0 1 1 0 1 1 1 1 1 1 4.4.21 应用74HC151实现如下逻辑函数。 解：1.F ABC ABC ABC m m m=+= 4+ +51 D1=D4=D5=1,其他=0 2. 4，426 试用数值比拟器74HC85设计一个8421BCD码有效性测试电路，当输人为8421BCD码时，输出为1，否那么为0。 解：测试电路如图题解4426所示，当输人的08421BCD码小于1010时，FAB输出为1，否那么 0为0。 1 4431 由4位数加法器74HC283构成的逻辑电路如图题4。431所示，M和N为控制端，试分析该电路的功能。 解：分析图题 44，31 所示电路，根据 MN 的不同取值，确定加法器 74HC283 的输入端B3B2B1B0的值。当MN00时，加法器74HC283的输人端B3B2B1B0 0000，那么加法器的输出为SI。当MN01时，输入端B3B2B1B00010，加法器的输出 SI2。同理，可分析其他情况，如表题解 4431 所示。 该电路为可控制的加法电路。 第六章 习题答案 6.1.6 某时序电路的状态表如表题 61，6 所示，输人为 A，试画出它的状态图。如果电路的初始状态在 b，输人信号 A 依次是 0、1、0、1、1、1、1，试求其相应的输出。 解：根据表题 6。16 所示的状态表，可直接画出及其对应的状态图，如图题解 61。6a所示。当从初态 b 开场，依次输人 0、1、0、1、1、1、1 信号时，该时序电路将按图题解 6，16b所示的顺序改变状态，因而其相应的输出为 1、0、1、0、1、0、1。 6.2.1 试分析图题 6。21a所示时序电路，画出其状态表和状态图。设电路的初始状态为 0，试画出在图题 621b所示波形作用下，Q 和 z 的波形图。 解：状态方程和输出方程： 6.2.4 分析图题 62。4 所示电路，写出它的鼓励方程组、状态方程组和输出方程，画出状态表和状态图。 解：鼓励方程 状态方程 输出方程 Z=AQ1Q0 根据状态方程组和输出方程可列出状态表，如表题解 624 所示，状态图如图题解 6。24 所示。 6.2.5 分析图题 625 所示同步时序电路，写出各触发器的鼓励方程、电路的状态方程组和输出方程，画出状态表和状态图。 解：鼓励方程 状态方程 输出方程 根据状态方程组和输出方程列出该电路的状态表，如表题解 6，2，5 所示，状态图如图题解6。25 所示。 6.3.1 用 JK 触发器设计一个同步时序电路，状态表如下 解：所要设计的电路有 4 个状态，需要用两个 JK 触发器实现。 （1） 列状态转换真值表和鼓励表由表题 6。31 所示的状态表和 JK 触发器的鼓励表，可列出状态转换真值表和对各触发器的鼓励信号，如表题解 63。1 所示。 （2） 求鼓励方程组和输出方程 由表题解 631 画出各触发器 J、K 端和电路输出端 y 的卡诺图，如图题解 631a所示。从而，得到化简的鼓励方程组 输出方程 Y=Q1Q0 Q1Q0A 由输出方程和鼓励方程话电路 6.3.4 试用下降沿出发的 D 触发器设计一同步时序电路，状态图如 6.3.4a, S0S1S2 的编码如 6.3.4a 解：图题 63。4b以卡诺图方式表达出所要求的状态编码方案，即 S000，Si01， S210，S3 为无效状态。电路需要两个下降沿触发的 D 触发器实现，设两个触发器的输出为 Q1、Q0，输人信号为 A，输出信号为 Y （1） 由状态图可直接列出状态转换真值表，如表题解 6。34 所示。无效状态的次态可用无关项×表示。 （2） 画出鼓励信号和输出信号的卡诺图。根据 D 触发器的特性方程，可由状态转换真值表直接画出 2 个卡诺图，如图题解 63。4a所示。 （3） 由卡诺图得鼓励方程 输出方程 Y=AQ1 （4） 根据鼓励方程组和输出方程画出逻辑电路图，如图题解 634b所示。 （5） 检查电路是否能自启动。由 D 触发器的特性方程 QlD，可得图题解 63，4b所示电路的状态方程组为 代入无效状态 11，可得次态为 00，输出 Y=1。如图(c) 6.5.1 试画出图题1 所示电路的输出(Q3Q0)波形，分析电路的逻辑功能。 解：74HC194 功能由 S1S0 控制 00 保持， 01 右移 10 左移 11 并行输入 当启动信号端输人一低电平时，使 S1=1，这时有 S。Sl1，移位存放器 74HC194 执行并行输人功能，Q3Q2Q1Q0D3D2D1D01110。启动信号撤消后，由于 Q。0，经两级及非门后，使 S1=0，这时有 S1S001，存放器开场执行右移操作。在移位过程中，因为 Q3Q2、Q1、Q0 中总有一个为 0，因而能够维持 S1S0=01 状态，使右移操作持续进展下去。其移位情况如图题解 6，5，1 所示。 由图题解 65。1 可知，该电路能按固定的时序输出低电平脉冲，是一个四相时序脉冲产生电路。 6.5.6 试用上升沿触发的 D 触发器及门电路组成 3 位同步二进制加 1 计数器；画出逻辑图解：3 位二进制计数器需要用 3 个触发器。因是同步计数器，故各触发器的 CP 端接同一时钟脉冲源。 1列出该计数器的状态表和鼓励表，如表题解 6.5.6 所示 (2) 用卡诺图化简，得鼓励方程 3画出电路 6.5.10 用 JK 触发器设计一个同步六进制加 1 计数器解：需要 3 个触发器 （1） 状态表，鼓励表 （2） 用卡诺图化简得鼓励方程 （3） 画出电路图 （4） 检查自启动能力。 当计数器进入无效状态 110 时，在 CP 脉冲作用下，电路的状态将按 110111000 变化，计数器能够自启动。 6.5.15 试用 74HCT161 设计一个计数器，其计数状态为自然二进制数 10011111。 解：由设计要求可知，74HCT161 在计数过程中要跳过 00001000 九个状态而保存 10011111 七个状态。因此，可用“反应量数法实现：令 74HCT161 的数据输人端 D3D2D1D0 1001，并将进位信号 TC 经反相器反相后加至并行置数使能端上。所设计的电路如图题解6。515 所示。161 为异步清零，同步置数。 6.5.18 试分析电路，说明电路是几进制计数器解：两片 74HCT161 级联后，最多可能有 162256 个不同的状态。而用“反应置数法构成的图题 65。18 所示电路中，数据输人端所加的数据 ，它所对应的十进制数是 82，说明该电路在置数以后从 01010010 态开场计数，跳过了 82 个状态。因此，该计数器的模 M=25582174，即一百七十四进制计数器。 6.5.19 试用 74HCT161 构成同步二十四一制计数器，要求采用两种不同得方法。 解：因为 M=24，有 16M256，所以要用两片 74HCT161。将两芯片的 CP 端直接及计数脉冲相连，构成同步电路，并将低位芯片的进位信号连到高位芯片的计数使能端。用“反应清零法或“反应置数法跳过 25624232 个多余状态。 反应清零法：利用 74HCT161 的“异步清零功能，在第 24 个计数脉冲作用后，电路的输出状态为 00011000 时，将低位芯片的 Q3 及高位芯片的 Q0 信号经及非门产生清零信号，输出到两芯片的异步清零端，使计数器从 00000000 状态开场重新计数。其电路如图题解 6519a所示。 反应置数法：利用 74HCT161 的“同步预置功能，在两片 74HCT161 的数据输入端上从高位到低位分别加上 对应的十进制数是 232，并将高位芯片的进位信号经反相器接至并行置数使能端。这样，在第 23 个计数脉冲作用后，电路输出状态为 ，使进位信号 TC1，将并行置数使能端置零。在第 24 个计数脉冲作用后，将 11101000 状态置人计数器，并从此状态开场重新计数。其电路如图题解 6。519b所示。 第七章 习题答案 7.1.1 指出以下存储系统各具有多少个存储单元，至少需要几根地址线和数据线。 164K×1 2256K×4 3lM×1 4128K×8 解：求解此题时，只要弄清以下几个关系就能很容易得到结果：存储单元数=字数×位数 地址线根数地址码的位数n及字数N的关系为：N=2n 数据线根数位数 （1） 存储单元64K×164K注：lK1024；因为，64K2。，即亢16，所以地址线为 16 根；数据线根数等于位数，此处为 1 根。 同理得： （2） 1M 个存储单元，18 根地址线，4 根数据线。 （3） 1M 个存储单元，18 根地址线，1 根数据线。 ！ （4） lM 个存储单元，17 根地址线，8 根数据线。 7.1.2 设存储器的起始地址为全 0，试指出以下存储系统的最高地