四路电子抢答器EDA课程设计报告.doc

EDA技术 课程设计报告专 业： 电子信息工程 班 级： 101 姓 名： XXX 学 号： XXX 指导教师： 秦剑 2013年 4 月 22 日一、设计题目 四路电子抢答器二、设计目的 1.掌握使用VHDL语言设计小型数字电路系统； 2.掌握应用QUARTUS软件设计电路的流程； 3.掌握电子抢答器的设计方法。三、设计任务及要求（1）设计一个可以容纳四组参赛队进行比赛的电子抢答器。（2）具有第一抢答信号的鉴别和锁存功能。在主持人发出抢答指令后，若有参赛者按抢答器按钮，则该组指示灯亮，显示器显示出抢答者的组别。同时，电路处于自锁存状态，使其他组的抢答器按钮不起作用。（3）具有计时功能。在初始状态时，主持人可以设置抢答时间的初始值。在主持人宣布抢答开始，并给出倒计时记数开始信号以后，抢答者可以开始抢答。此时，显示器从初始值开始倒计时，计到0时停止计数，同时LED亮起超时警报信号，并反馈到锁存模块进行锁存，使得参赛者不能进行抢答。若参赛者在规定的时间内抢答，则计数模块自动终止计数。（4）具有计分功能。在初始状态时，主持人可以给每组设置初始分值。每组抢答完毕后，由主持人进行打分，答对一次加1分。四、设计思路：系统的输入信号有：各组的抢答按钮A、B、C、D，系统允许抢答信号STA，系统清零信号CLR，系统时钟信号CLK，计分复位端CLR，加分按钮端ADD；系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口可用如LED_A、LED_B、LED_C、LED_D表示，四个组抢答时的计时数码显示控制信号，抢答成功组别显示的控制信号，各组计分动态显示的控制信号。整个系统至少有四个主要模块：抢答鉴别模块；抢答计时模块；抢答计分模块；分频模块。抢答鉴别及锁存分频计数计分器数码管显示数码管显示 系统组成框图五、各模块设计 （一）抢答鉴别和锁存模块抢答队伍共分为四组A,B,C,D。当主持人按下STA键同时R输入低电平时，对应的START指示灯亮，同时EN端输出高电平，这时四组队伍才可以进行抢答，即抢答信号A,B,C,D输入电路中后，通过判断是哪个信号最先为1得出抢答成功的组别1，2，3或4组，然后将组别号输出到相应端A1,B1,C1,D1,此时START指示灯灭掉同时EN端输出低电平，并将组别序号换算为四位二进制信号输出到STATES3.0端锁存，等待输出到计分和显示单元。一旦R输入高电平，则把“0000”输出到STATES3.0端锁存，同时四组队伍无法进行抢答。其模块如下： 抢答鉴别及锁存模块1.抢答鉴别及锁存源程序： library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity qdjb_sc is port(STA,RST:in std_logic; A,B,C,D,R:in std_logic; A1,B1,C1,D1,START:out std_logic; EN : out std_logic; STATES:out std_logic_vector(3 downto 0);end qdjb_sc;architecture one of qdjb_sc issignal abc:std_logic_vector(4 downto 0); signal tmp:std_logic; beginabc<=R&A&B&C&D;process(abc,RST,tmp) begin IF RST='1' then tmp<='0' A1<='0' B1<='0' C1<='0' D1<='0'START<='0'EN<='0'STATES<="0000" end if; if STA='1' then tmp<='1' EN<='1' START<='1' end if; if tmp='1' then CASE abc IS when "01000" => A1<='1' B1<='0' C1<='0' D1<='0' STATES<="0001" tmp<='0' EN<='0'START<='0' when "00100" => A1<='0' B1<='1' C1<='0' D1<='0' STATES<="0010" tmp<='0' EN<='0'START<='0' when "00010" => A1<='0' B1<='0' C1<='1' D1<='0' STATES<="0011" tmp<='0' EN<='0'START<='0' when "00001" => A1<='0' B1<='0' C1<='0' D1<='1' STATES<="0100" tmp<='0' EN<='0'START<='0' when "10000" => A1<='0' B1<='0' C1<='0' D1<='0' STATES<="0000" tmp<='0' EN<='0'START<='0' when others => A1<='0' B1<='0' C1<='0' D1<='0' STATES<="0000" tmp<='1' END CASE; END IF;end process;end one;2波形仿真：仿真图说明：第一阶段，在RST、STA输入高电平后，START、EN输出高电平，系统可以进行抢答。然后B最先抢答，所以B1输出高电平，同时START、EN改为输出低电平，STATES3.0被锁存为“0010”。第二阶段，当RST输入高电平，所有输出端复位，然后C进行了抢答，但输出端没有作出响应。当STA输入高电平，START、EN输出高电平，系统可以抢答，之后R输入高电平，此时START、EN改为输出低电平，系统被锁，无法再进行抢答，所有输出端输出低电平，STATES3.0被锁存为“0000”。第三阶段，当RST输入高电平，所有输出端复位，当STA输入高电平，START、EN输出高电平，A最先抢答，A1输出高电平，同时START、EN改为输出低电平，STATES3.0被锁存为“0001”。（二）计分模块在计分器电路的设计中，按照一般的设计原则，按一定数进制进行加减即可，但是随着计数数目的增加，但由于实验板上数码管数目的限制在，每组都猜用十进制数计分，这种电路连线简单方便。clr为复位端，将计分起始分数设为0。CHOS3.0端功能是锁存已抢答成功的组别序号，当接加分按钮ADD后，将给CHOS3.0所存的组别加分。每按一次加1分，每组的分数将在对应的数码管上显示。其模块如下： 计分模块1.计分模块源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jf is port(clr: in std_logic; add: in std_logic; chose: in std_logic_vector(3 downto 0); aa,bb: out std_logic_vector(3 downto 0); cc,dd: out std_logic_vector(3 downto 0);end jf;architecture two of jf isbegin p1: process(add,chose) is variable a2:std_logic_vector(3 downto 0); variable b2:std_logic_vector(3 downto 0); variable c2:std_logic_vector(3 downto 0); variable d2:std_logic_vector(3 downto 0); begin if(clr='1')then a2:="0000" b2:="0000" c2:="0000" d2:="0000" elsif(add'event and add='1')then if chose="0001"then if a2="1001"then a2:="0000" else a2:=a2+'1' end if; elsif chose="0010" then if b2="1001" then b2:="0000" else b2:=b2+'1' end if; elsif chose="0011"then if c2="1001"then c2:="0000" else c2:=c2+'1' end if; elsif chose="0100"then if d2="1001"then d2:="0000" else d2:=d2+'1' end if; end if; end if; aa<=a2; bb<=b2; cc<=c2; dd<=d2; end process;end two;2.波形仿真：仿真图说明：第一阶段，clr输入高电平，aa，bb，cc，dd均被赋为“0000”。当chose输入为“0001”，add输入高电平时，aa+1，改为“0001”；当chose输入为“0010”，add输入高电平时，bb+1，改为“0001”；当chose再次输入“0001”，add输入高电平时，aa+1，改为“0010”。第二阶段，clr输入高电平，aa，bb，cc，dd均被复位，赋为“0000”。当chose输入为“0011”，add输入高电平时，cc+1，改为“0001”；当chose输入为“0100”，add输入高电平时，dd+1，改为“0001”；当chose再次输入“0100”，add输入高电平时，dd+1，改为“0010”。（三）计时模块本系统中的计时器电路既有计时初始值的预置功能，又有减计数功能，功能比较齐全。其中将初始值设置为5秒，clk为时钟信号，en端为高电平后开始计时，rst为复位端，操作简洁。其模块如下： 计时模块1.计时模块源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt isport(clk,en,rst:in std_logic; ring:out std_logic; data:out std_logic_vector(3 downto 0);end cnt;architecture bhv of cnt is signal a:std_logic_vector(3 downto 0);beginprocess(clk)begin if rst='1' then a<="0101"ring<='0' elsif clk'event and clk='1' then if en='1' then a<="0101" a<=a-1; if a="0000" then a<="0000"ring<='1' end if; end if; end if;end process; data<=a;end bhv;2.波形仿真：仿真图说明：第一阶段，rst输入高电平，data输出“0101”，ring输出低电平。当en持续输入高电平时，每遇到clk的上升沿，data-1。当data为“0000”时，en仍然输入高电平，则ring输出高电平。第二阶段，rst输入高电平，data输出“0101”，ring复位输出低电平。当en持续输入高电平时，每遇到clk的上升沿，data-1。当data为“0011”时，en中断输入高电平，则ring仍然输出高电平。（四）分频模块 该模块主要是将频率为20MHz的时钟信号分频成1Hz。其模块如下： 分频模块1.分频模块源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity clk_1s isport(clk:in std_logic;-50M in clk_fp:out std_logic);end clk_1s;architecture bhv of clk_1s is signal cnt:std_logic_vector(27 downto 0);beginprocess(clk)begin if clk'event and clk='1' then cnt<=cnt+1;clk_fp<='0' if cnt=x"1312d00" then cnt<=x"" clk_fp<='1' else clk_fp<='0' end if; end if;end process;end bhv;2.波形仿真：仿真图说明：由于在时钟信号为20MHz的情况下，遇到20M次上升沿，clk_fp端口才输出一次矩形波。因此仿真器难以进行仿真，就此没有仿真出真实结果。（五）抢答器的顶层原理图设计1.顶层原理图： 2.抢答器整体系统仿真：仿真图说明： 由于如果仿真时长超过1S进行仿真的话，QUARTUS软件难以进行仿真，因此把仿真时间按比例缩小1/，即计时从1uS开始倒计时。 上两幅图为整体系统仿真图，由于受电脑屏幕的限制，使得分开两部分截取。 clkin始终输入20MHz的时钟信号。 第一阶段，当clrin输入高电平时，aaout、bbout、ccout、ddout均被赋值为“0000”，当rstin输入高电平， STAout被复位为“0000” ，dataout被复位为“0101”。当stain输入高电平时，START输出高电平，对应LED灯亮，系统开始抢答，同计时器从“0101”开始倒计时，每隔1uS减一，dataout每隔1uS更改为计时器对应数字（但由于从开始抢答到抢答成功时间过短，倒计时功能并没有体现出来）。cin最先输入高电平，所以C组先抢答。同时START改为输出低电平，对应LED灯熄灭，STAout被锁存为“0011” ，计时器停止计时。然后addin输入高电平，C组得一分，所以ccout进行+1处理，被锁存为“0001”，C组成绩为1分。 第二阶段，当rstin输入高电平，STAout被复位为“0000” ，dataout被复位为“0101”。当stain输入高电平，START输出高电平，对应LED灯亮，系统开始抢答，同计时器从“0101”开始倒计时，每隔1uS减一，dataout每隔1uS更改为计时器对应数字（但由于从开始抢答到抢答成功时间过短，倒计时功能并没有体现出来）。bin最先输入高电平，所以B组先抢答。同时START改为输出低电平，对应LED灯熄灭，STAout被锁存为“0010” ，计时器停止计时。然后addin输入高电平，B组得一分，所以bbout进行+1处理，被锁存为“0001”，B组成绩为1分。 第三阶段，当rstin输入高电平，STAout被复位为“0000” ，dataout被复位为“0101”。当stain输入高电平，START输出高电平，对应LED灯亮，系统开始抢答，同计时器从“0101”开始倒计时，每隔1uS减一，dataout每隔1uS更改为计时器对应数字（但由于从开始抢答到抢答成功时间过短，倒计时功能并没有体现出来）。cin最先输入高电平，所以C组先抢答。同时START改为输出低电平，对应LED灯熄灭，STAout被锁存为“0011” ，计时器停止计时。然后addin输入高电平，C组得一分，所以ccout进行+1处理，被锁存为“0010”，C组成绩为2分。 第四阶段，当rstin输入高电平，STAout被复位为“0000”，dataout被复位为“0101”。当stain输入高电平，START输出高电平，对应LED灯亮，系统开始抢答，同计时器从“0101”开始倒计时，每隔1uS减一，dataout每隔1uS更改为计时器对应数字。当5uS过后，计时器减为“0000”，同时dataout更改为“0000”，ringout输出高电平，对应LED亮起作为抢答超时警报。此时抢答器被锁，无法进行抢答。 第五阶段，当rstin输入高电平，STAout被复位为“0000”，dataout被复位为“0101”。当clrin输入高电平时，aaout、bbout、ccout、ddout均被赋值为“0000”。六、设计总结通过对Quartus软件仿真，证明了本产品在实际运用中的正确性，完全可以实现预期任务的要求，在有一组信号抢答成功后数码管显示相应的组别。且计分器在实现计分功能时能够准确记录每组的成绩并将分数通过对应的数码管呈一位数显示，计时器在按下抢答开始按钮后同时从5秒倒计时并通过译码器实时显示计时结果。如果在5秒时间内无人抢答，系统将发出警报，由小灯显示。但是该设计仍有需要改进的地方：1.在抢答鉴别模块中，只有当主持人按下抢答信号时，各小组才能开始抢答，并显示组号及对应的小灯。而当主持人没有按下抢答信号时，各组进行抢答，但系统没有显示偷步抢答的组别，因此需要完善。2在计分模块中，只有当每组抢答正确时加一分，而抢答错误时，没进行设计减分功能，这是我在这次设计中最大的不足，因此需要改进。七、设计心得与体会经过一周的EDA课程设计，通过不懈努力，成功地设计出了四路电子抢答器。回首这周的课程设计，经历了酸甜苦辣，因为对EDA技术及Quartus软件的相关知识知道的不够深入，在设计过程中遇到了很多困难，但通过从网上，图书馆找一些相关资料及根据自己的能力，最终完成了设计任务。我在这次课程设计的过程中都受益匪浅。 我设计的课题为电子抢答器，当刚确定了这题目的时候，感觉难度不算很大，就想着往更多的功能研发。但在开始设计程序后，发现了不少让我懊恼的问题。很多程序上不会出现，但不知为何在仿真中出现了的不知明问题。但在与同学的讨论中以及在网上、图书馆所找到的资料中，问题最终还是得以解决。课程设计虽然结束了，但是我还有很多的事情需要做，对仍然不熟悉或不了解的知识点我要尽快的去学习了解，对课程设计中出现的问题我还要去认真的分析研究。还有我还需要去增强自己的动手能力，去不断的锻炼，只有这样该课程设计才能发挥最大的作用。这次课程设计使我对VHDL语言编程和QuartusII的使用有了更深层次的感性和理性认识；培养和锻炼我们的实际动手设计的能力。使我们的理论知识与实践充分地结合，作到不仅具有专业知识，而且还具有较强的实践动手能力，能分析问题和解决问题的高素质人才，为以后的顺利就业作好准备。经过这次课程设计，我有了很深刻的体会。首先，要学好书本上的基本知识，掌握常用编程语句，这样在设计中才会游刃有余，得心应手。其次，在遇到困难时要勇于面对，不会时请教老师和同学，其实只要有耐心，再加上课程设计中的细心操作，一切困难都将迎刃而解。 八、参考文献 沈明山.EDA技术及可编程器件应用实训.科学出版社 曾繁泰，陈美金.VHDL程序设计.北京：清华大学出版社 谭会生，张昌凡.EDA技术及应用.西安：西安电子科技大学出版社 李国丽，朱维勇.EDA与数字系统设计.北京：机械工业出版社 苏光大.图像并行处理技术.北京：清华大学出版社Voknei A.Pedroni.VHDL数字电路设计教程.电子工业出版社，2008.5.潘松，黄继业.EDA技术实用教程（第二版）.科学出版社，2005.2.焦素敏.EDA应用技术.清华大学出版社，2002.4