第五章存储器系统资料优秀PPT.ppt

微型计算机原理与接口技术 Principles of Microcomputers and Interface Techniques 内蒙古高校理工学院自动化系内蒙古高校理工学院自动化系 1第五章 存储器系统5.1概述5.2随机存取存储器5.3只读存储器5.4译码电路5.5存储器扩展技术5.68086系统存储器的连接5.78086的16位存储器的接口5.8高速缓存（cache）2主要内容存储器的分类及特点存储器芯片的结构及特点存储器的工作原理CPU与存储器的连接高速缓存的工作原理8086与16位存储器系统的接口3重点内容了解存储器分类：RAM、ROM、高速缓存等特点了解存储器芯片结构特点驾驭存储器地址译码了解微机系统存储器结构驾驭CPU与存储器连接了解存储器新技术45.1概述内容：微型机的存储系统半导体存储器的基本概念存储器的分类及其特点两类半导体存储器的主要区分CPUCACHE主存（内存）主存（内存）辅存（外存）辅存（外存）55.1.1 微型机的存储系统微型机的存储系统将两个或两个以上速度、容量和价格各不相同的存储器用硬件、软件或软硬件相结合的方法组织起来这样就构成了计算机的存储系统。系统的存储速度接近最快的存储器，容量接近最大的存储器。6Cache存储系统存储系统提高速度提高速度 虚拟存储系统虚拟存储系统扩大容量扩大容量 高速缓冲存储器高速缓冲存储器主存储器主存储器主存储器主存储器磁盘存储器磁盘存储器7存储器分为内存、外存内存：存放当前运行的程序和数据。特点：容量小，速度快，CPU可干脆访问。通常由半导体存储器构成RAM、ROM等外存：存放非当前运用的程序和数据。特点：容量大，速度慢，依次存取/块存取。需调入内存后CPU才能访问。通常由磁、光存储器构成，也可以由半导体存储器构成磁盘、磁带、CD-ROM、DVD-ROM、固态盘85.1.2半导体存储器的分类按制造工艺双极型：速度快、集成度低、功耗大MOS型：速度慢、集成度高、功耗低按运用属性随机存取存储器RAM：可读可写、断电丢失只读存储器ROM：正常只读、断电不丢失9半导体半导体存储器存储器只读存储器只读存储器（ROM）随机存取存储器随机存取存储器（RAM）静态静态RAM（SRAM）动态动态RAM（DRAM）非易失非易失RAM（NVRAM）掩膜式掩膜式ROM一次性可编程一次性可编程ROM（PROM）紫外线擦除可编程紫外线擦除可编程ROM（EPROM）电擦除可编程电擦除可编程ROM（EEPROM）10读写存储器RAM组成单元速度集成度应用SRAM触发器快低小容量系统DRAM极间电容慢高大容量系统NVRAM带微型电池慢低小容量非易失11SDRAMSDRAM是英文是英文Synchronous DRAM的缩写，的缩写，同步动态存储器同步动态存储器。SDRAM内存技术内存技术它在它在1个个CPU时钟周期内可完成数据的访问和刷时钟周期内可完成数据的访问和刷新，即可与新，即可与CPU的时钟同步工作。的时钟同步工作。SDRAM的工的工作频率目前最大可达作频率目前最大可达150MHz，存取时间约为，存取时间约为510ns，最大数据率为，最大数据率为150MB/s，是当前微机中流，是当前微机中流行的标准内存类型。它类似常规的行的标准内存类型。它类似常规的DRAM（且需（且需刷新）。刷新）。SDRAM是一种经改善后的增加型是一种经改善后的增加型DRAM。12DDRDDR(DoubleDataRate)是PC133之后的新标准，双倍的数据输出量，效能是PC133的二倍。DDR利用Clock的上升沿、下降沿均输出数据，PC100PC133只在上升沿输出数据，PC100PC133的SDRAM也称为SDR(SingalDataRate)。DDR DIMMs与SDRAM DIMMs的物理元数相同，线数不同，DDR（184pins），SDRAM（168pins），DDR内存不向后兼容SDRAM。13DDR内存模块分为DDR1600、DDR2100两种:DDR1600(又称PC1600DDR200)是指符合DDR1600标准的内存在100MHZ频率下运行可以得到200MHZ总线的频宽。该标准的内存只有64Bit，对于目前的PC系统而言，其传输速度最大能达到1600MBS的频宽。DDR2100(又称PC2100DDR266)是指在符合DDR2100准的内存在133MHZ频率下运行可以到266MHZ总线的频宽，其传输速度最大能达到2100MBS的频宽。DDR内存模块分为DDR4000：DDR4000(又称PC4000DDR500)是指在符合DDR4000标准的内存在250MHZ频率下运行可以到500MHZ总线的频宽，其传输速度最大能达到4000MBS的频宽。14只读存储器ROM掩膜ROM：信息制作在芯片中，不行更改PROM：允许编程一次，不行更改EPROM：紫外光擦除，擦除后可编程；允许用户多次擦除和编程EEPROM（E2PROM）：用加电方法在线进行擦除和编程，可多次擦写Flash Memory（闪存）：能够快速擦写的EEPROM，只能按块（Block）擦除155.1.3半导体存储器芯片的结构地地址址寄寄存存地地址址译译码码存储体存储体控制电路控制电路AB数数据据寄寄存存读读写写电电路路DBOE WE CS存储体存储器芯片的主要部分，用来存储信息地址译码电路依据输入的地址编码来选中芯片内某个特定的存储单元 片选和读写限制逻辑选中存储芯片，限制读写操作161、存储体每个存储单元具有唯一的地址，可存储1位 或多位二进制数存储容量 存储容量2MN M：地址线条数 N：数据线条数 172、地址译码结构译译码码器器A5A4A3A2A1A06301 存储单元存储单元64个单元个单元行行译译码码A2A1A0710列译码列译码A3A4A5017单译码双译码单译码结构双译码结构双译码可简化芯片设计主要接受的译码结构183、片选与读写限制片选端CS*或CE*有效时，可以对该芯片进行读写操作输出OE*限制读操作。有效时，芯片内数据输出该限制端对应系统的读限制线写WE*限制写操作。有效时，数据进入芯片中该限制端对应系统的写限制线191、容量：即存储容量=字数字长。内存容量64K8位，存储容量为640K8或1M8位。32位微机内存储容量为8M，16M，32M，64M以及128M字节即8M8，16M8，32M8，64M8，128M8等。2、存取时间：从存取吩咐发出到操作完成所经验的时间。存取周期：指两次存储器访问所允许的最小时间间隔。8086-120ns80386-70ns奔腾-60nsMMX,PII-1060ns 半导体存储器的主要技术指标半导体存储器的主要技术指标203、牢靠性：指存储器对电磁场及温度等变更的抗干扰性。平均无故障时间为几千小时以上。4、制作工艺：确定了存取速度、功耗、集成度等指标。集成度：位片功耗：mW/位（NMOS工艺）或uW/位（CMOS工艺）215.2随机存取存储器静态RAMSRAM2114SRAM6264动态动态RAMDRAM 4116DRAM 2164225.2.1静态存储器SRAM特点：用双稳态触发器存储信息。速度快（5ns），不需刷新，外围电路比较简洁，但集成度低（存储容量小，约1Mbit/片），功耗大。在PC机中，SRAM被广泛地用作高速缓冲存储器Cache。对容量为M*N的SRAM芯片，其地址线数=2M；数据线数=N。反之，若SRAM芯片的地址线数为K，则可以推断其单元数为2K个。23六管基本存储电路24 静态RAM的结构25SRAM芯片2114存储容量为10244地址线A9A0数据线I/O4I/O1片选CS*读写WE*A6A5A4A3A0A1A2CS*GND123456789181716151413121110VccA7A8A9I/O1I/O2I/O3I/O4WE*262114功能工作方式CS*WE*I/O4I/O1未选中读操作写操作10010高阻输出输入27SRAM2114的读周期数据数据地址地址TCXTODTTOHATRCTATCODOUTWECSTA读取时间从读取吩咐发出到数据稳定出现的时间给出地址到数据出现在外部总线上TRC读取周期两次读取存储器所允许的最小时间间隔有效地址维持的时间28SRAM2114的写周期TWCTWRTAW数据数据地址地址TDTWTWDOUT DINTDWTDHWECSTW写入时间从写入吩咐发出到数据进入存储单元的时间写信号有效时间TWC写入周期两次写入存储器所允许的最小时间间隔有效地址维持的时间29SRAM芯片6264存储容量为8K8地址线A12A0数据线D7D0片选CS1*、CS2读写WE*、OE*+5VWE*CS2A8A9A11OE*A10CS1*D7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND12345678910111213142827262524232221201918171615306264功能工作方式CS1*CS2WE*OE*D7D0未选中未选中读操作写操作1000111001高阻高阻输出输入315.2.2动态随机存储器DRAM特点：DRAM是利用MOS电路中的栅极电容来存储信息的，由于电容上的电荷会渐渐泄漏，须要定时充电以维持存储内容不变（称为动态刷新），DRAM须要设置刷新电路，相应外围电路就较为困难。刷新定时间隔一般为几微秒几毫秒集成度高（存储容量大，可达1Gbit/片以上），功耗低，但速度慢（10ns左右），须要刷新。应用特别广泛，如微机中的内存条（主存）、显卡上的显示存储器大多都接受DRAM。32单管动态RAM存储电路也可以简化成和SRAM相同的基本形式（存储单元的基本型）。33DRAM芯片4116存储容量为16K1地址线A6A0数据输入线DIN数据输出线DOUT行地址选通RAS*列地址选通CAS*读写限制WE*VBBDINWE*RAS*A0A2A1VDDVSSCAS*DOUTA6A3A4A5VCC1234567816151413121110934TRAHDRAM4116的读周期DOUT地址地址TCACTRACTCAHTASC TASRTCASTRCDTRASTRC行地址行地址列地址列地址WECASRAS存储地址须要分两批传送行地址选通信号RAS*有效，起先传送行地址随后，列地址选通信号CAS*有效，传送列地址，CAS*相当于片选信号读写信号WE*读有效数据从DOUT引脚输出35DRAM4116的写周期TWCSTDS列地址列地址行地址行地址地址地址 TDHTWRTCAHTASCTASRTRAHTCASTRCDTRCTRASDINWECASRAS存储地址须要分两批传送行地址选通信号RAS*有效，起先传送行地址随后，列地址选通信号CAS*有效，传送列地址读写信号WE*写有效数据从DIN引脚进入存储单元36DRAM4116的刷新TRCTCRPTRAS高阻高阻TASRTRAH行地址行地址地址地址DINCASRAS接受“仅行地址有效”方法刷新行地址选通RAS*有效，传送行地址列地址选通CAS*无效，没有列地址芯片内部实现一行存储单元的刷新没有数据从输入输出存储系统中全部芯片同时进行刷新DRAM必需每隔固定时间就刷新37DRAM芯片2164存储容量为64K1地址线A7A0数据输入线DIN数据输出线DOUT行地址选通RAS*列地址选通CAS*读写限制WE*NCDINWE*RAS*A0A2A1GNDVSSCAS*DOUTA6A3A4A5A71234567816151413121110938DRAM芯片2164A2164A：64K1接受行地址和列地址来确定一个单元；行列地址分时传送，共用一组地址线；地址线的数量仅为同等容量SRAM芯片的一半。行地址10001000列地址39主要引线RAS：行地址选通信号，用于锁存行地址；CAS：列地址选通信号。地址总线上先送上行地址，后送上列地址，它们分别在RAS和CAS有效期间被锁存在地址锁存器中。DIN：数据输入DOUT：数据输出WE=0 数据写入数据写入WE=1 数据读出数据读出WE：写允许信号：写允许信号405.3只读存储器EPROMEPROM 2716EPROM 2764EEPROMEEPROM 2717AEEPROM 2864A41ROM通常可以分为以下几类：一、掩模ROM 掩模ROM的基本原理可用下图给出的44MOSROM来说明。元42二、可编程ROM(PROM)可编程只读存储器（ProgrammableROM）的基本存储电路为一个晶体管。晶体管的集电极接Vcc，它的基极连接行线（字线），放射极通过一个熔丝与列线（位线）相连。01熔断熔断43三、可编程可擦写ROM(EPROM)紫外线可擦除可编程的存储器的基本存储电路由一个浮置栅雪崩注入型MOS（FAMOS）管T2和一个一般MOS管T1串联组成。其中FAMOS管作为存储器件用，而另一个MOS管则作为地址选择用，它的栅极受字线限制，漏极接位线并经负载并接到VCC。44（1）原始状态（2）写入数据（3）紫外线擦除（4）清除数据45四、可编程电可擦除ROM(EEPROM)E2PROM的特点E2PROM（ElectricErasablePROM）即电可擦除可编程只读存储器，它突出的优点是在线擦除和改写，不像EPROM那样必需用紫外线照射时才能擦除，较新的E2PROM产品在写入时能自动完成擦除，且不需用特地的编程电源，可以干脆运用系统的+5V电源。在芯片的引脚设计上，2KB的E2PROM2816与同容量的EPROM2716和静态RAM6116是兼容的，8KB的E2PROM2864A与同容量的EPROM2764A和静态RAM6264也是兼容的。上述这些特点给硬件线路的设计和调试带来不少便利之处。E2PROM既具有ROM的非易失性的优点，又能像RAM一样随机地进行读写，每个单元可重复进行一万次以上的改写，保留信息的时间长达10年以上，不存在EPROM在日光下信息缓慢丢失的问题。465.3.1EPROM顶部开有一个圆形的石英窗口，用于紫外线透过擦除原有信息一般运用特地的编程器（烧写器）进行编程编程后，应当贴上不透光封条出厂未编程前，每个基本存储单元都是信息1编程就是将某些单元写入信息047EPROM芯片2716存储容量为2K8地址线A10A0数据线DO7DO0片选/编程CE*/PGM读写OE*编程电压VPPVDDA8A9VPPOE*A10CE*/PGMDO7DO6DO5DO4DO3123456789101112242322212019181716151413A7A6A5A4A3A2A1A0DO0DO1DO2Vss48EPROM2716的功能工作方式CE*/PGMOE*VCCVPPDO7DO0待用15V5V高阻读出005V5V输出读出禁止015V5V高阻编程写入正脉冲15V25V输入编程校验005V25V输出编程禁止015V25V高阻49EPROM芯片2764存储容量为8K8地址线A12A0数据线D7D0片选CE*编程PGM*读写OE*编程电压VPPVppA12A7A6A5A4A3A2A1A0D0D1D2GNDVccPGM*NCA8A9A11OE*A10CE*D7D6D5D4D31234567891011121314282726252423222120191817161550EPROM2764的功能工作方式CE*OE*PGM*A9VPPDO7DO0读出0015V输出读出禁止0115V高阻待用15V高阻Intel标识0012V15V输出编码标准编程01负脉冲25V输入Intel编程01负脉冲25V输入编程校验00125V输出编程禁止125V高阻515.3.2EEPROM用加电方法，进行在线（无需拔下，干脆在电路中）擦写（擦除和编程一次完成）有字节擦写、块擦写和整片擦写方法并行EEPROM：多位同时进行串行EEPROM：只有一位数据线52EEPROM芯片2817A存储容量为2K8地址线A10A0数据线I/O7I/O0片选CE*读写OE*、WE*状态输出RDY/BUSY*NCA12A7A6A5A4A3A2A1A0I/O0I/O1I/O2GNDVccWE*NCA8A9NCOE*A10CE*I/O7I/O6I/O5I/O4I/O31234567891011121314282726252423222120191817161553EEPROM2817A的功能工作方式CE*OE*WE*RDY/BUSY*I/O7I/O0读出维持字节写入0100110高阻高阻0输出高阻输入54EEPROM芯片2864A存储容量为8K8地址线A12A0数据线I/O7I/O0片选CE*读写OE*、WE*VccWE*NCA8A9A11OE*A10CE*I/O7I/O6I/O5I/O4I/O3NCA12A7A6A5A4A3A2A1A0I/O0I/O1I/O2GND1234567891011121314282726252423222120191817161555EEPROM2864A的功能工作方式CE*OE*WE*I/O7I/O0读出维持写入数据查询01000101负脉冲1输出高阻输入输出565.4译码电路将输入的一组二进制编码变换为一个特定的限制信号，即：将输入的一组高位地址信号通过变换，产生一个有效的限制信号，用于选中某一个存储器芯片，从而确定该存储器芯片在内存中的地址范围。57一、全地址译码用全部的高位地址信号作为译码信号，使得存储器芯片的每一个单元都占据一个唯一的内存地址。存储器存储器芯片芯片译译码码器器低位地址高位地址全部地址片选信号58全地址译码例6264芯片的地址范围：F0000HF1FFFH1111000000011110001111A19A18A17A16A15A14A13&1#CS1A12A0D7D0高位地址线全部参与译码6264A12-A0D7-D0#OE#WE59二、部分地址译码用部分高位地址信号（而不是全部）作为译码信号，使得被选中得存储器芯片占有几组不同的地址范围。下例运用高5位地址作为译码信号，从而使被选中芯片的每个单元都占有两个地址，即这两个地址都指向同一个单元。60部分地址译码例同一物理存储器占用两组地址：F0000HF1FFFHB0000HB1FFFHA18不参与译码A19A17A16A15A14A13&1到6264CS161例：6264芯片与系统连接将SRAM6264芯片与系统连接，使其地址范围为：38000H39FFFH和78000H79FFFH。选择运用74LS138译码器构成译码电路 Y0#G1 Y1#G2A Y2#G2 B Y3#Y4#A Y5#B Y6#C Y7#片选信号输出译码允许信号地址信号（接到不同的存储体上）74LS138逻辑图：6274LS138的真值表：（留意：输出低电平有效）可以看出，当译码允许信号有效时，Yi是输入A、B、C的函数，即Y=f(A,B,C)11111111X X X 其 他 值011111111 1 1 1 0 0101111111 1 0 1 0 0110111111 0 1 1 0 0111011111 0 0 1 0 0111101110 1 1 1 0 0111110110 1 0 1 0 0111111010 0 1 1 0 0111111100 0 0 1 0 0Y7Y6Y5Y4Y3Y2Y1Y0C B AG1 G2A G2B63D0D7A0A12WEOECS1CS2A0A12MEMWMEMRD0D7G1G2AG2BCBA&A19A14A13A17A16A15+5VY0图中A18不参与译码，故6264的地址范围为：3 380008000H39FFFHH39FFFH78000H79FFFH78000H79FFFH6264645.5存储器扩展技术位扩展位扩展扩展每个存储单元的位数扩展每个存储单元的位数字扩展字扩展扩展存储单元的个数扩展存储单元的个数字位扩展字位扩展二者的综合二者的综合用多片存储芯片构成一个须要的内存空间，用多片存储芯片构成一个须要的内存空间，它们在整个内存中占据不同的地址范围，任它们在整个内存中占据不同的地址范围，任一时刻仅有一片（或一组）被选中。一时刻仅有一片（或一组）被选中。65一、位扩展存储器的存储容量等于：单元数每单元的位数当构成内存的存储器芯片的字长小于内存单元的字长时，就要进行位扩展，使每个单元的字长满足要求。字节数字节数字长字长66位扩展方法：将每片的地址线、限制线并联，数据线分别引出。位扩展特点：存储器的单元数不变，位数增加。67位扩展例用8片2164A芯片构成64KB存储器。2164A:64Kx1，需8片构成64Kx8（64KB）LS138A8A192164A2164A2164ADBABD0D1D7A0A7译码输出读写信号A0A19D0D7A0A7A0A768二、字扩展地址空间的扩展。芯片每个单元中的字长满足，但单元数不满足。扩展原则：每个芯片的地址线、数据线、限制线并联，仅片选端分别引出，以实现每个芯片占据不同的地址范围。69三、字位扩展依据内存容量及芯片容量确定所需存储芯片数；进行位扩展以满足字长要求；进行字扩展以满足容量要求。若已有存储芯片的容量为LK，要构成容量为MN的存储器，须要的芯片数为：（M/L）（N/K）705.68088系统存储器的连接存储器与8088系统总线连接：存储器的地址范围依据要求的地址范围可确定用哪几根地址线进行片选，哪几根地址线做片内寻址以及如何进行片选译码。系统总线上与存储器相关信号线熟悉与存储器有关的总线信号和存储芯片引脚的功能。译码电路的构成（译码器的连接方法）系统地址空间一般比存储芯片的容量大（即总线中的地址线数多于存储芯片的地址线数），物理内存实际只占用系统地址空间的一小块区域。把物理内存安排到系统地址空间的哪一块区域，取决于如何进行地址译码。718088系统与存储器连接的总线信号包括：地址线A19-A0数据线D7-D0存储器读信号MEMR#存储器写信号MEMW#须要考虑的存储芯片引脚地址线An-1-A0：接地址总线的An-1-A0数据线D7-D0：接数据总线的D7-D0片选信号CS#(CE#)(可能有多根)：接地址译码器的片选输出输出允许OE#(有时也称为读出允许)：接MEMR#写入允许WE#：接MEMW#725.6.1CPU与存储器的接口设计一一.设计法设计法1、存储器的数据线、存储器的数据线 2、存储器的地址线、存储器的地址线3、存储器的片选端、存储器的片选端 全译码全译码 部分译码部分译码4、存储器的读写限制、存储器的读写限制73用用1k*1的片子组成的片子组成1k*8的存储器的存储器 需需 8 个芯片个芯片地址线地址线 （210=1024）需）需 10 根根数据线数据线 8 根根 限制线限制线 WRA9-A0D7-D0WRWECPU系统系统74例：用例：用EPROM 2716（2K*8）为某）为某8位位CPU 设计一个设计一个16KB的的ROM存储器存储器.(1)确定芯片组数确定芯片组数:每片每片2716存储容量为存储容量为2KB,16KB须要须要8片片 (2)片内译码片内译码:(3)8个片选信号的译码个片选信号的译码:用用74LS138(4)CPU的总线与存储器的连接的总线与存储器的连接 数据线数据线8条条 片上片上11条地址线干脆与条地址线干脆与CPU的低位地址线连接的低位地址线连接 限制线限制线:读读RD,M75D0D7A10A0CE OED0D7A10A0CE OED0D7A10A0CE OE。74LS1388088CPU总线总线D7D0A10A0A11A12A13A14A15A16A17A18A19 RDIO/M271627162716.G1G2AG2BY0Y1Y71ABC若将存储器地址布置若将存储器地址布置在在60000H起先的空间起先的空间如何接线如何接线?76A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0分析分析:高位地址线状态高位地址线状态:A19A18A17A16A15A14=0 11 000片内寻址片内寻址片选信号片选信号 0110 0 0 0 0 0 000 0000 0000(60000H)111 1111 1111(607FFH)0110 0 0 0 0 1 000 0000 0000(60800H)111 1111 1111(60FFFH)77 例例:用用1k*4 的片子的片子 2114 组成组成 2k*8 的存储器的存储器 需需 4 个芯片个芯片 地址线地址线 211=2048）需）需 11 根根（片内片内 10 根，片选根，片选 1 根）根）数据线数据线 8 根根 限制线限制线 IO/M 和和 WR78若要将存储器地址布置在若要将存储器地址布置在2400H起先的的单元起先的的单元,片选信号如片选信号如何接线何接线?分析分析:A15 A14 A13A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 0 0 1 0 0 1 0 0 0000 0000 1 1 1111 1111 第一组地址第一组地址:2400H27FFH,译码器输出的第译码器输出的第9个信号作片选个信号作片选 0 0 1 0 1 0 0 0 0000 0000 1 1 1111 1111 其次组地址其次组地址:2800H2BFFH,译码器输出的第译码器输出的第10个信号作片个信号作片选选795.78086的16位存储器接口数据总线为16位，但存储器按字节进行编址用两个8位的存储体(BANK)构成16位D15-D0D7-D0D15-D8A19-A0译码器限制信号体选信号和读写限制如何产生？如何产生？如何连接如何连接？80读写数据有以下几种状况：读写从偶数地址起先的16位的数据读写从奇数地址起先的16位的数据读写从偶数地址起先的8位的数据读写从奇地址起先的8位的数据8086读写16位数据的特点：读16位数据时会读两次，每次8位。读高字节时BHE=0，A0=1；读低字节时BHE=1，A0=0每次只运用数据线的一半：D15-D8或D7-D0写16位数据时一次写入。BHE和A0同时为0同时运用全部数据线D15D081两种译码方法独立的存储体译码器每个存储体用一个译码器；缺点：电路困难，运用器件多。独立的存储体写选通译码器共用，但为每个存储体产生独立的写限制信号但无需为每个存储体产生独立的读信号，因为8086每次仅读1字节。对于字，8086会连续读2次。电路简洁，节约器件。82 一、独立的存储体译码器一、独立的存储体译码器D15-D9D8-D0高位存储体(奇数地址)低位存储体(偶数地址)A16-A1A15-A0A15-A0D7-D0D7-D064KB8片64KB8片CS#Y0#Y7#Y0#Y7#CBAA19A18A17CBAA19A18A17CS#G1G2A#G2B#G1G2A#G2B#OE#WE#OE#WE#MEMR#MEMW#BHE#A0VccVcc留留意意这这些些信信号号线线的的连连接接方方法法MEMW#信号同时有效，但只有一个存储体被选中信号同时有效，但只有一个存储体被选中读16位数据时每个体被选中几次？83二、独立的存储体写选通二、独立的存储体写选通D15-D9D8-D0高位存储体(奇数地址)低位存储体(偶数地址)A16-A1A15-A0A15-A0D7-D0D7-D064KB8片64KB8片CS#Y0#Y7#CBAA19A18A17CS#G1G2A#G2B#OE#WE#OE#WE#MEMR#BHE#A0VccGNDMEMW#11每个存储体用不同的读限制信号每个存储体用不同的读限制信号读16位数据时每个体被选中几次？845.8 高速缓存（高速缓存（Cache)Cache的基本概念；基本工作原理；命中率；Cache的分级体系结构851）高速缓存的作用？高速缓存的作用？CPU工作速度与内存工作速度不匹配工作速度与内存工作速度不匹配 例如，例如，800MHz的的PIII CPU的一条指令执的一条指令执行时间约为行时间约为1.25ns，而，而133MHz的的SDRAM存取时间为存取时间为7.5ns，即，即83%的时间的时间CPU都处都处于等待状态，运行效率极低。于等待状态，运行效率极低。解决：解决：CPU插入等待周期插入等待周期降低了运行速度；降低了运行速度；接受高速接受高速RAM成本太高；成本太高；在在CPU和和RAM之间插入高速缓存之间插入高速缓存成本成本上升不多、但速度可大幅度提高。上升不多、但速度可大幅度提高。862）工作原理）工作原理基于程序执行的两个特征：程序访问的局部性：过程、循环、子程序。数据存取的局部性：数据相对集中存储。存储器的访问相对集中的特点使得我们可以把频繁访问的指令、数据存放在速度特别高（与CPU速度相当）的SRAM高速缓存CACHE中。须要时就可以快速地取出。87取指令、数据时先到CACHE中查找：找到（称为命中）干脆取出访用；没找到到RAM中取，并同时存放到CACHE中，以备下次运用。只要命中率相当高，就可以大大提高CPU的运行效率，削减等待。现代计算机中CACHE的命中率都在90%以上。命中率影响系统的平均存取速度系统的平均存取速度Cache存取速度命中率+RAM存取速度不命中率88例：RAM的存取时间为8ns，CACHE的存取时间为1ns，CACHE的命中率为90%。则存储器整体访问时间由没有CACHE的8ns削减为：1ns90%+8ns10%=1.7ns速度提高了近4倍。在确定的范围内，Cache越大，命中率就越高，但相应成本也相应提高Cache与内存的空间比一般为112889Cache系统须要解决的主要问题：系统须要解决的主要问题：主存Cache地址变换解决：把把Cache与主存都分成大小相同的页与主存都分成大小相同的页（若主存容量为2n，Cache容量为2m，页的大小为2p（即页内地址有p位），则主存的页号共有(n-p)位，Cache页号共有(m-p)位）这样，主存这样，主存Cache地址变换，就是如何地址变换，就是如何把主存页映射把主存页映射到到Cache页上页上（即只映射页即只映射页号号）。90v全相连映射全相连映射主存随意页可映射到主存随意页可映射到Cache的随意的随意页。这须要有一个很大的页号映射表（共有页。这须要有一个很大的页号映射表（共有2m-p项）项），放在，放在CAM存储器中。昂贵，但冲突小。存储器中。昂贵，但冲突小。v干脆映射干脆映射主存页号主存页号B与与Cache页号页号b满足关系：满足关系：b=B mod 2m-pv 例：主存例：主存0、4、8、12，页映射到页映射到Cache 的的0页，主存页，主存1、5、9、13，映射到映射到Cache的的1页，依页，依此类推。不须要页号映射表，但冲突概率高。此类推。不须要页号映射表，但冲突概率高。v组相连映射组相连映射把页分组，然后结合上面两种方法：把页分组，然后结合上面两种方法：组间干脆映射，组内全映射。组间干脆映射，组内全映射。91不命中时如何替换Cache内容有以下几种替换算法：随机替换先进先出FIFO最近最少运用LRU（LeastRecentlyUsed）最久没有运用LFU（LeastFrequentlyUsed）Cache与主存的一样性两种常用的更新算法：写穿式（WT，WriteThrough）同时更新回写式（WB，WriteBack）仅当替换时才更新主存92Cache的读写操作写操作写操作读操作读操作贯穿读出式贯穿读出式旁路读出式旁路读出式写穿式写穿式回写式回写式93写穿式（WriteThrough）从CPU发出的写信号送Cache的同时也写入主存。CPUCache主主 存存94回写式（WriteBack）数据一般只写到Cache，当Cache中的数据被再次更新时，才将原来的数据写入主存相应页，并接受新的数据。CPUCache主主 存存更新写入95贯穿读出式CPUCache主主 存存CPUCPU对主存的全部数据恳求都首先送到对主存的全部数据恳求都首先送到CacheCache，在，在CacheCache中查找。若命中，则切中查找。若命中，则切断断CPUCPU对主存的恳求，并将数据送出；假对主存的恳求，并将数据送出；假如不命中，则将数据恳求传给主存。如不命中，则将数据恳求传给主存。96旁路读出式CPU向Cache和主存同时发出数据恳求。假如命中，则Cache将数据送给CPU，并同时中断CPU对主存的恳求；若不命中，Cache不做任何动作，由CPU干脆访问主存。CPUCache主主 存存973）PC机中的机中的CACHE一般有两级CACHE（有的具有三级）L1CACHE容量一般为容量一般为8 8KBKB64KB64KBL2CACHE容量一般为容量一般为128128KBKB2MB2MB新型CPU一般将这两级CACHE都做在CPU内核中。而且运行速度与CPU内核相同，使CPU的整体性能有了极大的提高。指令Cache和数据Cache各种CPU的Cache配置见教材p229表5-5。98IBMPC/XT的内存空间安排00000H9FFFFHBFFFFHFFFFFHRAM区 640KB保留区 128KBROM区 256KB99 感谢大家！Thank you very much100