EDA 数字抢答器.doc

序号: 25 学号: 课 程 设 计设计课程名称： EDA技术课程设计 题 目： 数字式竞赛抢答器设计 学 生 姓 名： 学 院：信息科学与工程学院 专 业 班 级：电子112 指 导 教 师： 韩学超 专业技术职务： 讲师 设计时间： 2013 年 12 月 1 日 2013 年 12 月 15 日EDA技术 课程设计任务书一、设计题目：数字式竞赛抢答器设计二、设计内容：设计一个可容纳4组参赛的数字式抢答器，每组设一个按钮，供抢答使用。1、 抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。2、 设置一个主持人“复位”按钮。3、 主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，有指示灯显示抢答组别，扬声器发出23秒的音响。4、 设置一个计分电路，每组开始预置100分，由支持人计分，答对一次加10分，答错一次减10分。三、基本要求：1、对设计的要求：（1）采用层次化设计，各层设计可采用原理图输入设计或VHDL语言设计； （2）波形仿真；（3）在实验装置上进行硬件测试，并进行演示；2、撰写“课程设计报告”，要求如下：（1）封面：统一采用常州大学课程设计说明书封面（2）任务书（3）目录（4）正文，包括：设计原理、程序设计、程序分析、仿真分析、硬件测试、调试过程、参考文献、设计总结等。3、课程设计验收要求：（1）运行所设计的系统；（2）回答有关问题；（3）提交课程设计报告和任务书； 四、进度安排：1、课程介绍，答疑，查阅资料阶段：4学时；2、设计方案论证阶段：4学时；3、VHDL语言程序及原理图设计、仿真阶段：20学时；4、在实验装置上进行硬件测试阶段：6学时；5、编写设计说明书阶段：4学时；6、考核阶段：2学时。目录：1.设计内容与目的 1.1设计内容 1 1.2 设计目的12.设计原理 2.1 设计思路2 2.2 设计总体框图2 2.3 电路设计原理图23.程序分析与设计 3.1 抢答器模块设计33.2计时器模块设计43.3计分器模块的设计54.仿真分析95.设计总结116.参考文献111 设计内容与目的1.1 设计内容设计一个可容纳4组参赛的数字式抢答器，每组设一个按钮，供抢答使用。1.抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。2.设置一个主持人“复位”按钮。3.主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，有指示灯.显示抢答组别，扬声器发出23秒的音响。4.设置一个计分电路，每组开始预置100分，由支持人计分，答对一次加10分，答错一次减10分1.2设计目的（1）掌握数字式竞赛抢答器设计的设计原理，并能够运用VHDL编程语言编写出实验程序,进一步对所学的EDA知识进行掌握与实际应用。（2）学会在MAX+plus 软件环境中仿真，熟悉软件的基本操作和运行环境。（3）通过课程设计使学生初步具有分析、寻找和排除电子电路中常见故障的能力。（4）通过课程设计使学生能独立写出严谨的、有理论根据的、实事求是的、文理通顺的字迹端正的课程设计报告。（5）锻炼自己获取信息的能力，以及能够独立自主的思考和解决问题的能力。2 设计原理2.1 设计思路整个抢答器共需要实现三个功能:识别并锁存抢答结果、计时、计分。（1）抢答器部分设计四个按键用于选手抢答，和一个抢答复位按钮用于裁判的复位。（2）计时部分使用加法计数器实现计时效果。（3）计分部分通过识别抢答的结果判断本次计分的目标，设有加分、减分、计分复位三个按键。2.2 设计总体框图2.3电路设计原理图3 程序分析与设计3.1 抢答器模块设计四名抢答者各有一个抢答按钮，就是芯片里的输入S0，S1，S2，S3，主持人按下清零信号clear时，所有人的灯都不能亮且无法抢答，直到主持人复位后，可以开始抢答，抢答者就可以抢答，锁存器就是先有人抢答后阻碍其他抢答者的信号，接着抢答成功者所对应的输出states就将信号输出到下一个模块，同时灯也就亮了，还有控制的sound信号也有报警输出到下一个报警模块（因实验箱中蜂鸣器模块损坏，使用LED灯代替）。程序如下：LIBRARY ieee;USE IEEE.STD_LOGIC_1164.ALL;ENTITY lock ISPORT( CLK,CLEAR:IN STD_LOGIC; TIM:IN STD_LOGIC_VECTOR(2 DOWNTO 0); S0,S1,S2,S3:IN STD_LOGIC; STATES:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); SOUND:OUT STD_LOGIC; LED:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END lock;ARCHITECTURE ONE OF lock ISSIGNAL G:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS(CLEAR,CLK,S0,S1,S2,S3,TIM) BEGIN IF CLEAR='1' THEN G<="0000" LED<="0000" SOUND<='0' ELSIF CLK'EVENT AND CLK='1' THEN IF( S3='1')AND NOT(G(0)='1' OR G(1)='1' OR G(2)='1') THEN G(3)<='1'SOUND<= '1' ELSIF( S2='1')AND NOT(G(0)='1' OR G(1)='1' OR G(3)='1') THEN G(2)<='1'SOUND<= '1' ELSIF( S1='1')AND NOT(G(0)='1' OR G(2)='1' OR G(3)='1') THEN G(1)<='1'SOUND<= '1' ELSIF( S0='1')AND NOT(G(1)='1' OR G(2)='1' OR G(3)='1') THEN G(0)<='1'SOUND<= '1' END IF; IF TIM="010"THEN SOUND<='0' END IF; END IF; CASE G IS WHEN "0001"=>STATES<="0001"LED<="0001" WHEN "0010"=>STATES<="0010"LED<="0010" WHEN "0100"=>STATES<="0100"LED<="0100" WHEN "1000"=>STATES<="1000"LED<="1000" WHEN OTHERS=>STATES<="0000"LED<="0000" END CASE; END PROCESS;END ARCHITECTURE ONE;3.2 计时器模块设计计时模块所要实现的就是对报警声音的时间控制，因为课题要求报警声有2到3秒的时间，随主持人按下可以开始抢答，报警声（LED灯代替）开始响到结束时间就有这一部分控制，这段时间可以通过译码器显示出来（由于数码管数量不够，无法显示）。程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNT IS PORT(EN:IN STD_LOGIC_VECTOR(3 DOWNTO 0); CLK,CLEAR:IN STD_LOGIC; TIM:BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0);END COUNT;ARCHITECTURE THREE OF COUNT ISSIGNAL TIMS:STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINPROCESS(CLK,CLEAR,EN) BEGIN IF CLEAR='1' AND EN="0000" THEN TIMS<="000" ELSIF CLK'EVENT AND CLK='1' THEN TIMS<=TIMS+1; END IF; TIM<=TIMS;END PROCESS;END ARCHITECTURE THREE;3.3计分器模块设计在计分器电路的设计中，按照一般的设计原则，按一定数进制进行加减，因预置100分，所以设计了rest，当它为高电平的时候就进行预置，然后为低电平的时候，由主持人控制ADD与BUSS两个开关对抢答者做出的回答进行加减分判断 。预置数100分，由于个位始终为0，就由,AA1、AA2控制十、百位信号。加分时，若十位为“9”，十位置“0”，向百位进位，若百位为“9”，百位置“0”，否则百位就加“1”，若十位不为“9”，十位数值加一；减分的时候，若十位为“0”，就向百位借“1”，若百位也为“0”，则百位、十位均置“0”，否则十位置“9”，若十位不为“0”，十位数值减一，实现计分功能。程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY JFQ IS PORT(RST,CLK:IN STD_LOGIC; ADD,BUSS:IN STD_LOGIC; ZT:IN STD_LOGIC_VECTOR(3 DOWNTO 0); A2,A3:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); B2,B3:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); C2,C3:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); D2,D3:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END JFQ;ARCHITECTURE behv OF JFQ IS BEGIN PROCESS(CLK,RST,ADD,BUSS,ZT) VARIABLE FA2,FA3:STD_LOGIC_VECTOR(3 DOWNTO 0); VARIABLE FB2,FB3:STD_LOGIC_VECTOR(3 DOWNTO 0); VARIABLE FC2,FC3:STD_LOGIC_VECTOR(3 DOWNTO 0); VARIABLE FD2,FD3:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST='1' THEN FA2:="0000"FA3:="0001" FB2:="0000"FB3:="0001" FC2:="0000"FC3:="0001" FD2:="0000"FD3:="0001" ELSIF CLK'EVENT AND CLK='1' THEN IF ZT="0001" THEN IF ADD='1' THEN IF FA2="1001"THEN FA2:="0000" IF FA3="1001"THEN FA3:="0000" ELSE FA3:=FA3+1; END IF; ELSE FA2:=FA2+1; END IF; ELSIF BUSS='1'THEN IF FA2="0000"THEN IF FA3="0000"THEN FA2:="0000"FA3:="0000" ELSE FA3:=FA3-1;FA2:="1001" END IF; ELSE FA2:=FA2-1; END IF; END IF; ELSIF ZT="0010"THEN IF ADD='1' THEN IF FB2="1001"THEN FB2:="0000" IF FB3="1001"THEN FB3:="0000" ELSE FB3:=FB3+1; END IF; ELSE FB2:=FB2+1; END IF; ELSIF BUSS='1'THEN IF FB2="0000"THEN IF FB3="0000"THEN FB2:="0000"FB3:="0000" ELSE FB3:=FB3-'1'FB2:="1001" END IF; ELSE FB2:=FB2-1; END IF; END IF; ELSIF ZT="0100" THEN IF ADD='1' THEN IF FC2="1001"THEN FC2:="0000" IF FC3="1001"THEN FC3:="0000" ELSE FC3:=FC3+1; END IF; ELSE FC2:=FC2+1; END IF; ELSIF BUSS='1'THEN IF FC2="0000"THEN IF FC3="0000"THEN FC2:="0000"FC3:="0000" ELSE FC3:=FC3-1;FC2:="1001" END IF; ELSE FC2:=FC2-1; END IF; END IF; ELSIF ZT="1000" THEN IF ADD='1' THEN IF FD2="1001"THEN FD2:="0000" IF FD3="1001"THEN FD3:="0000" ELSE FD3:=FD3+1; END IF; ELSE FD2:=FD2+1; END IF; ELSIF BUSS='1'THEN IF FD2="0000"THEN IF FD3="0000"THEN FD2:="0000"FD3:="0000" ELSE FD3:=FD3-1;FD2:="1001" END IF; ELSE FD2:=FD2-1; END IF; END IF; END IF;END IF;A2<=FA2;A3<=FA3;B2<=FB2;B3<=FB3;C2<=FC2;C3<=FC3;D2<=FD2;D3<=FD3;END PROCESS;END behv;4 仿真分析抢答器波形：计时器波形：计分器波形：全局波形：5 设计总结本次课程设计历经五周，这是我感觉最累的一次课设，因为中间遇到了很多问题，有时候一个问题都要考虑一天还没办法解决，有使用工具软件的问题也有编写的程序问题，但是中间的体会与收获蛮多。首先在做课程设计前，我上网搜集了关于仿真软件的使用教程说明，这样可以尽量避免一些操作上的问题，从而又学会了一种软件使用，接下来就是对课题的研究，先从小处着手，在慢慢的实现大方面的要求。变量的定义，以及过程（process）的定义与应用等方面遇到了很大的阻力，也让我吃了不少的苦头，但是在自己的努力以及在同学的帮助下，我最终还是克服了重重难关。虽然在程序的编写方面还不是很完善，但还是勉强设计出了需要的模块。在这次设计中，应该说从功能的实现到流程图的绘制，从程序的编写到程序的检查，从程序的调试到实验报告的写作，其间每一个过程都无比艰辛。此次实习让我了解到在头脑中抽象地记忆、理解那些课本上的理论知识，都是不够的，因为有些理论知识晦涩难懂，甚至要靠自己死记硬背。而这次的实习就提供机会让我们在实践中灵活运用知识。我们通过在实践中发现问题，进而去书本中找相关的知识去解决问题，从而巩固了理论知识，同时也增强了我们以后的学习兴趣，为以后的工作积累了一定的经验。写报告时，整个布局的安排，格式的规划都会遇到各种小问题，直到整个实验做结束，收获很大，主要提高了自己的动手能力，仔细思考去做自己的东西，因为别人也帮不了全部，吸取了教训，掌握了知识，收益大，希望这些时间总结出来的经验能够在以后的学习生活中帮到自己。最后对实验报告作了整理，自己又熟悉了一下整个流程，整个实验设计也告一段落。参 考 文 献1 谭会生，EDA，西安电子电子科技大学出版社，2004年2 谭会生、瞿遂春，EDA技术综合应用实例与分析，西安电子科技大学， 20043 阎石.数字电子技术基础M.北京市西城区:高等教育出版社.2008年12月