大规模数字集成电路习题解答.doc

自我检测题1在存储器结构中，什么是“字”？什么是“字长”，如何表示存储器的容量？解：采用同一个地址存放的一组二进制数，称为字。字的位数称为字长。习惯上用总的位数来表示存储器的容量，一个具有n字、每字m位的存储器，其容量一般可表示为n×m位。2试述RAM和ROM的区别。解：RAM称为随机存储器，在工作中既允许随时从指定单元内读出信息，也可以随时将信息写入指定单元，最大的优点是读写方便。但是掉电后数据丢失。ROM在正常工作状态下只能从中读取数据，不能快速、随时地修改或重新写入数据，内部信息通常在制造过程或使用前写入，3试述SRAM和DRAM的区别。解：SRAM通常采用锁存器构成存储单元，利用锁存器的双稳态结构，数据一旦被写入就能够稳定地保持下去。动态存储器则是以电容为存储单元，利用对电容器的充放电来存储信息，例如电容器含有电荷表示状态1，无电荷表示状态0。根据DRAM的机理，电容内部的电荷需要维持在一定的水平才能保证内部信息的正确性。因此，DRAM在使用时需要定时地进行信息刷新，不允许由于电容漏电导致数据信息逐渐减弱或消失。4与SRAM相比，闪烁存储器有何主要优点？解：容量大，掉电后数据不会丢失。5用ROM实现两个4位二进制数相乘，试问：该ROM需要有多少根地址线？多少根数据线？其存储容量为多少？解：8根地址线，8根数据线。其容量为256×8。6简答以下问题：（1）CPLD和FPGA有什么不同？FPGA可以达到比 CPLD更高的集成度，同时也具有更复杂的布线结构和逻辑实现。FPGA更适合于触发器丰富的结构，而 CPLD更适合于触发器有限而积项丰富的结构。在编程上 FPGA比 CPLD具有更大的灵活性；CPLD功耗要比 FPGA大；且集成度越高越明显；CPLD比 FPGA有较高的速度和较大的时间可预测性，产品可以给出引脚到引脚的最大延迟时间。CPLD的编程工艺采用 E2 CPLD的编程工艺，无需外部存储器芯片，使用简单，保密性好。而基于 SRAM编程的FPGA,其编程信息需存放在外部存储器上，需外部存储器芯片 ,且使用方法复杂，保密性差。（2）写出三家CPLD/FPGA生产商名字。Altera，lattice，xilinx，actel7真值表如表T5.7所示，如从存储器的角度去理解，AB应看为 地址 ，F0F1F2F3应看为 数据 。表T5.7ABF0F1F2F30001010110101001111111108一个ROM 共有10根地址线，8根位线（数据输出线），则其存储容量为 。A10×8 B102×8 C10×82 D210×89为了构成4096×8的RAM，需要 片1024×2的RAM。A8片 B16片 C2片 D4片10哪种器件中存储的信息在掉电以后即丢失 ？ASRAM BUVEPROM CE2PROM DPAL11关于半导体存储器的描述，下列哪种说法是错误的 。ARAM读写方便，但一旦掉电，所存储的内容就会全部丢失BROM掉电以后数据不会丢失CRAM可分为静态RAM和动态RAMD动态RAM不必定时刷新12有一存储系统，容量为256K×32。设存储器的起始地址全为0，则最高地址的十六进制地址码为 3FFFFH 。13PAL是一种 的可编程逻辑器件。A与阵列可编程、或阵列固定的 B与阵列固定、或阵列可编程的 C与、或阵列固定的 D与、或阵列都可编程的习 题1现有如图P5.1所示的4×4位RAM若干片，现要把它们扩展成8×8位RAM。（1）试问需要几片4×4位RAM？（2）画出扩展后电路图（可用少量门电路）。图P5.1解：（1）用4×4位RAM扩展成8×8位RAM时，需进行字数和位数扩展，故需要4片4×4的RAM （2）扩展后电路如图：2在微机中，CPU要对存储器进行读写操作，首先要由地址总线给出地址信息，然后发出相应读或写的控制信号，最后才能在数据总线上进行信息交流。现有256×4位的RAM二片，组成一个页面，现需4个页面的存储容量，画出用256×4位组成1K×8位的RAM框图，并指出各个页面的地址分配。解：电路连接图如图所示。从左到右四个页面的地址为：000H0FFH，100H1FFH，200H2FFH，300H3FFH。3试用4×2位容量的ROM实现半加器的逻辑功能，并直接在图P5.3中画出用ROM点阵图实现的半加法器电路。图P5.3解：由于半加器的输出 所以ROM点阵图如图所示。4用EPROM实现二进制码与格雷码的相互转换电路，待转换的代码由I3I2I1I0输入，转换后的代码由O3O2O1O0输出。X为转换方向控制位，当X=0时，实现二进制码到格雷码的转换；当X=1时，实现格雷码到二进制码的转换。试求：（1）列出EPROM的地址与内容对应关系真值表；（2）确定输入变量和输出变量与ROM地址线和数据线对应关系。解：真值表为：XI3I2I1I0O3O2O1O0000000000000010001000100011000110010001000110001010111001100101001110100010001100010011101010101111010111110011001010011011011011101001011111000100000000100010001100100011100110010101000111101010110101100100101110101110001111110011110110101100110111101111001000111011001111101011111111010输入变量和输出变量与ROM地址线和数据线对应关系如图所示：5试分析如图P5.5所示PLA构成电路。写出F1、F2的逻辑表达式。图P5.5解：6试分析如图P5.6所示电路。（1）列出时序PLA的状态表和状态图（2）简述该时序PLA的逻辑功能。图P5.6解：（1）根据电路图写出各触发器驱动方程，（2）写出各触发器状态方程（3）列出状态表Q2nQ1nQ0nCPQ2n+1Q1n+1Q0n+1000001001010010011011100100101101110110000111000（4）状态转换图（5）功能：同步七进制加法计数器。7试分析如图P5.7所示由PLA实现的时序电路，列出状态转换表，简述该时序电路的逻辑功能。图P5.7 解 （1）根据电路图写出各触发器状态方程： （2）根据特性方程列出状态真值表，如表所示。XQ2nQ1nQ0nQ2n+1Q1n+1Q0n+1XQ2nQ1nQ0nQ2n+1Q1n+1Q0n+10000001100000100010101001010001001110100110011100101110001001011100000010100011010000110111111001001110011111100（3）状态转换图由状态真值表可得电路在X= 0与X= 1时的状态转换图，如图所示。（4）逻辑功能当X=0时，该时序电路为6进制加法计数器；当X=1时，该时序电路为5进制加法计数器。8观察如图P5.8的可编程I/O模块，要求把此I/O模块配置成输入管脚，请标出数据输入通道，给出具体的5个配置比特，并给出T的值。图P5.8解：要将I/O引脚作为输入引脚，要将输出三态缓冲器输出置成高阻态，弱上拉禁止。因此可将三态控制T置1，三态反相置0，弱上拉置0，其余编程位无关。