数字电路EDA设计题库 .doc
1EDA设计流程一般包括 设计准备 、 设计输入 、 设计处理 和 器件编程 4个步骤；2EDA的设计输入法中常用的有 文本输入法 、 图形输入法 和 波形输入法 3种；3功能仿真是在设计输入完成后，选择具体器件进行编译之前进行的逻辑功能验证，因此又称为 前仿真 ；4当前最流行的并成为IEEE标准的硬件描述语言包括 VHDL 和 Verilog-HDL ；5硬件描述语言HDL给PLD和教学系统的设计带来了更新的设计方法和理念，产生了目前最常用的并 称之为 自顶向下 的方法；6将硬件描述语言转化为硬件电路的重要工具软件称为 HDL综合器 ；7用MAX+PLUS的输入法设计的文件不能直接保存在根目录下，因此设计者在进入设计之前，应当在 计算机中建立保存设计文件的 文件夹 ；8图形文件设计结束后一定要通过 编译 ，检查设计文件是否正确；9指定设计电路的输入/输出端口与目标芯片引脚的锁定后，再次对设计电路的仿真称为 后仿真10以EDA方式实现的电路设计文件，最终可以编程下载到 FPGA 或 CPLD 芯片中，完成硬件设 计和验证；11一般将一个完整的VHDL程序称为 独立实体 ；12用VHDL设计的电路，既可以被高层次的系统调用，成为系统的一部分，也可以作为一个电路的功能块 独立实体 和 结构体 ；13VHDL设计实体的基本结构由 库 、 程序包 、 实体 、 结构体 和 配置 部分组成；14 实体 和 结构体 是设计实体的基本组成部分，它们可以构成最基本的VHDL程序；15IEEE于1987年公布了VHDL的 VHDL87 标准；16IEEE于1993年公布了VHDL的 VHDL93 语法标准；17在VHDL中最常用的库是 IEEE 标准库；18VHDL的实体是由 实体说明 部分和 结构体 部分组成；19VHDL的实体声明部分指定了设计单元的 输入/输出端口 或 引脚 ，它是设计实体对外的一个通信界面，是外界可以看到的部分；20VHDL的结构体用来描述设计实体的 逻辑结构 和 逻辑功能 ，它由VHDL语句构成是外界看不到部分；21在VHDL的数据端口声明语句中，端口方向包括 IN 、 OUT 、 INOUT 和 BUFFER ；22VHDL的数据对象包括 变量 、 常量 和 信号 ，它们是用来存放各种类型数据的容器。23VHDL的变量（VARIABLE）是一个 局部量 ，只能在进程、函数和过程中声明和使用；24VHDL的信号（SIGNAL）是一种数值容器，不仅可以容纳 当前值 ，也可以保持 历史值 ；25VHDL的数据类型包括 标量型 、 复合型 、 存取类型 和 文件类型 ；26在VHDL中，标准逻辑位数据有 9 种逻辑值；27VHDL的操作符包括 逻辑操作符 、 算术操作符 、 关系操作符 和 并置运算 4类；28VHDL的基本描述语句包括 顺序语句 和 并行语句 ；29VHDL的顺序语句只能出现在 进程 、 过程 和 函数 中，是按程序书写的顺序自上而下，一条一条执行；30VHDL的并行语句在结构体中的执行是 并行语句 的，其执行方式与语句书写顺序无关；31VHDL的PROCESS语句是由 顺序语句 组成的，但其本身却是 并行语句 ；33VHDL的并行信号赋值语句的赋值目标必须都是 信号 ；34元件例化是将预先设计好的设计实体作为一个 元件 ，连接到当前设计实体中一个指定的 端口 。1将设计的系统或电路按照EDA开发软件要求的某种形式表示出来，并送入计算机的过程称为（ A ）； A 设计输入 B 设计输出 C 仿真 D 综合2VHDL属于（ B ）描述语言； A 普通硬件 B 行为 C 高级 D 低级3包括设计编译和检查、逻辑优化和综合、适配和分割、布局和布线、生成编程数据文件等操作的过程 称为（ B ）； A 设计输入 B 设计处理 C 功能仿真 D 时序仿真4VHDL是在（ B ）年正式推出的； A 1983 B 1985 C 1987 D 19895在C语言的基础上演化而来的硬件描述语言是（ B ）； A VHDL B VerilogHDL C AHD D CUPL6基于硬件描述语言HDL的数字系统设计目前最常用的设计方法称为（ B ）设计法； A 自底向上 B 自顶向下 C 积木式 D 顶层7在EDA工具中，能将硬件描述语言转化为硬件电路的重要工具软件称为（ B ）； A 仿真器 B 综合器 C 适配器 D 下载器8在EDA工具中，能完成在目标系统器件上布局布线软件称为（ C ）； A 仿真器 B 综合器 C 适配器 D 下载器9MAX+PLUS是（ C ）； A 高级语言 B 硬件描述语言 C EDA工具软件 D 综合软件10使用MAX+PLUS的图形编辑方式输入的电路原理图文件必须通过（ A ）才能进行仿真验证； A 编辑 B 编译 C 综合 D 编程11MAX+PLUS的设计文件不能直接保存在（ B ）； A 硬盘 B 根目录 C 文件夹 D 工程目录12使用MAX+PLUS工具软件建立仿真文件，应采用（ D ）方式； A 图形编辑 B 文本编辑 C 符号编辑 D 波形编辑13在MAX+PLUS工具软件中，完成编译网表提取、数据库建立、逻辑综合、逻辑分割、适配、延时网表提取和编程文件汇编等操作，并检查设计文件是否正确的过程称为（ B ）； A 编辑 B 编译 C 综合 D 编程14在MAX+PLUS集成环境下为图形文件产生一个元件符号的主要用途是（ D ）； A 仿真 B 编译 C 综合 D 被高层次电路设计调用15执行MAX+PLUS的（ D ）命令，可以精确分析设计电路输入与输出波形间的延时量； A Create Default Symbol B Simulator C Compiler D Timing Analyzer16执行MAX+PLUS的（ B ）命令，可以对设计电路进行功能仿真或时序仿真； A Create Default Symbol B Simulator C Compiler D Timing Analyzer17执行MAX+PLUS的（ A ）命令，可以为设计电路建立一个元件符号； A Create Default Symbol B Simulator C Compiler D Timing Analyzer18执行MAX+PLUS的（ C ）命令，可以检查设计电路错误； A Create Default Symbol B Simulator C Compiler D Timing Analyzer19MAX+PLUS的波形文件类型是（ A ）； A .scf B .gdf C .vhd D .v20MAX+PLUS的图形设计文件类型是（ B ）； A .scf B .gdf C .vhd D .v21VHDL的设计实体可以被高层次的系统（ D ），成为系统的一部分； A 输入 B 输出 C 仿真 D 调用22VHDL常用的库是（ A ）标准库； A IEEE B STD C WORK D PACKAGE23VHDL的实体声明部分用来指定设计单元的（ D ）； A 输入端口 B 输出端口 C 引脚 D 以上均可24一个实体可以拥有一个或多个（ B ）； A 设计实体 B 结构体 C 输入 D 输出25在VHDL中，32_123_456属于（ A ）文字； A 整数 B 以数制基数表示的 C 实数 D 物理量26在下列标识符中，（ A ）是VHDL错误的标识符号； A 4h_adde B h_adde4 C h_adde_4 D h_adde27在VHDL中，（ D ）不能将信息带出对它定义的当前设计单元； A 信号 B 常量 C 数据 D 变量28在VHDL中，为目标变量的赋值符号的是（ C ）； A = ： B = C ：= D <=29在VHDL中，为定义信号名时，可以用（ D ）符号为信号赋初值； A = ： B = C ：= D <=30在VHDL的IEEE标准库中，预定义的标准逻辑位数据STD_LOGIC有（ D ）种逻辑值；A 2 B 3 C 8 D 931在VHDL的IEEE标准库中，预定义的位数据类型BIT有（ A ）种逻辑值；A 2 B 3 C 8 D 932在VHDL中，用语句（ B ）表示检测clock的上升沿；A clockEVENT B clockEVENT AND clock=1C clock=0 D clockEVENT AND clock=033在VHDL中，含WAIT语句的进程PROCESS的括弧中后（ B ）再加敏感信号，否则是非法的；A 可以 B 不能 C 任意 D 只能34在VHDL中，PROCESS结构是由（ A ）语句组成的；A 顺序 B 顺序和并行 C 并行 D 任何35在VHDL的进程语句格式中，敏感信号表列出的是设计电路的（ A ）信号；A 输入 B 输入和输出 C 输出 D 时钟1 请你用VHDL语言设计一个2输入与非门电路；ENTITY nand2 IS PORT(a,b:IN BIT;C:OUT BIT); END nand2; ARCHITECTURE exam1 OF nand2 IS BEGIN c<=a NAND b; END exam1;2 请你用VHDL语言设计一个下降沿触发的JK触发器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY jkdff IS PORT(j, k : IN STD_LOGIC; Clk : IN STD_LOGIC; q, qb : OUT STD_LOGIC);END jkdff;ARCHITECTURE a OF jkdff ISSIGNAL qtmp,qbtmp:STD_LOGIC;BEGINPROCESS(clk,j,k)BEGINIF clk='0' AND clk'event THENIF j='0' AND k='0' THEN qtmp<= qtmp;qbtmp<= qbtmp; ELSIF j='0' AND k='1' THEN qtmp<='0' qbtmp<='1' ELSIF j='1' AND k='0' THEN qtmp<='1' qbtmp<='0' ELSE qtmp<=NOT qtmp;qbtmp<=NOT qbtmp; END IF; END IF;q<=qtmp;qb<=qbtmp;END PROCESS;END a;3 编写8选1数据选择器的VHDL程序。设电路的8位数据输入位A7.0，使能控制端为ENA，高电平有效，数据选择输出端为Y；LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY one IS PORT( ENA : IN STD_LOGIC; S : IN STD_LOGIC_VECTOR(2 DOWNTO 0); d :IN STD_LOGIC_VECTOR(7 DOWNTO 0); Y :OUT STD_LOGIC);END one;ARCHITECTURE ha OF one ISBEGINPROCESS( ENA s d ) IF ENA=1 THENIF S=” 000” THEN Y<=d(0);ELSIF S=” 001” THEN Y<=d(1);ELSIF S=” 010” THEN Y<=d(2);ELSIF S=” 011” THEN Y<=d(3);ELSIF S=” 100” THEN Y<=d(4);ELSIF S=” 101” THEN Y<=d(5);ELSIF S=” 110” THEN Y<=d(6);ELSIF Y<=d(7);END IF;END IF;END PROCESS;END ha;5请你设计一个同步清零的可逆转计数器的VHDL程序。其中，时钟输入端为CLK，清零输入端为CLR， 方向控制端为DIRE，数据输出端为Q7.0LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY countud IS PORT(clk :IN STD_LOGIC; clr :IN STD_LOGIC; dire :IN STD_LOGIC; q :BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0);END countud;ARCHITECTURE a OF countud ISBEGINPROCESS(clk)BEGIN IF clk'event AND clk='1' THEN IF clr='0' THEN q<="" ELSIF dire='1' THEN q<=q+1; ELSE q<=q1; END IF; END IF; END PROCESS;END a；6请用VHDL语言设计一个4位乘法器运算电路的程序。其中A、B分别为输入端信号，Y为输出端信 号。 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY multi4 IS PORT (A, B: IN STD_LOGIC_VECTOR(3 DOWNTO 0); Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END multi4 ; ARCHITECTURE a OF multi4 IS SIGNAL temp1 : STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL temp2 : STD_LOGIC_VECTOR(4 DOWNTO 0);SIGNAL temp3 : STD_LOGIC_VECTOR(5 DOWNTO 0);SIGNAL temp4 : STD_LOGIC_VECTOR(6 DOWNTO 0);BEGIN temp1 <= A WHEN B(0)='1' ELSE "0000" temp2 <= (A & '0') WHEN B(1)='1' ELSE "00000" temp3 <= (A & "00") WHEN B(2)='1' ELSE "" temp4 <= (A & "000") WHEN B(3)='1' ELSE "" Y <= temp1+temp2+temp3+('0' & temp4);END a;7请你用VHDL语言设计一个6位加法器的程序。其中A、B分别为输入端信号，S为输出端信号，C 为进位端信号。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY add6 IS PORT(A,B: INSTD_LOGIC_VECTOR(5 DOWNTO 0); S : OUTSTD_LOGIC_VECTOR(5 DOWNTO 0); Cout : OUTSTD_LOGIC );END add6;ARCHITECTURE a OF add6 IS SIGNAL temp: STD_LOGIC_VECTOR(6 DOWNTO 0);BEGIN temp<=(0&A)+(0&B); s<=temp(5 DOWNTO 0); Cout<=temp(6);END a;
