倒装工艺FC和扇出工艺FOWLP第三部分.docx

2.7 Preassembly Underfill对于预装底部填充，底部填充的应用是在基板或晶圆上，并且在倒装芯片组装之前。G4 137首次提出了带有底漆的C4凸块的回流焊，被称为NUFO 如图2.16c所示，Amkor138首先研究了在基板上填充非导电性胶（TC-NCP） 的C2凸点的高结合力TCB 138,已将其用于为三星的Galaxy智能手机组 装高通公司的SNAPDRAGON应用处理器。在图2.37中NUF和NCP底料 可以旋转，用针头分配或真空辅助。通过从玻璃上芯片技术中学习，研究了 C2凸点在晶圆上具有非导电膜（NCF）填充的高结合力TCBO例如，三洋 139,日立口40、141,东北142、143,陶氏144,海力 士145, KAIST/ 三星146、147, Amkor / Qualcomm 148和东丽149-151用于 2.5D / 3DIC集成图2.38显示了 NCF在带有焊料帽凸点晶片的Cu柱上的 层压。2M9 I<x.pm mental enuIiaRuvimT cmprrwlunepnnl»Vtmfx (Y/N>l)»C MtMT.MT f<wvc (kjUKemjwKUnderfillChip toRI25lN <QIS>>«J91<ir>tanecK225ION «V5)XfOsaalvMnalrR 4451Y <2M)oM45ION (V4)S31 >»r crw k('hip to Si251N (QM)S7Ok* crackNutwlralrRA25ION (QM)43Die crackR7451N «1M)41DtaMb cradiRX45ION «V1>YiOC*tUp u»251N <QM>><aOewjtanic MubMraleKIO251()N (00)><rf>nR11451N «1M>> 1crackR12toN «U4)>40to SiRIS251Y<V9)R1425ioN «Vt)DtecmckRI5431N «V1>eoHftRlr»4545DtoccfcOroanicS4>*ub«tr»teFig. 2.36 Shearing tests and failure modesTC-NCP SoldenTC-NCP SoldenSnapdragon 803 Processor: J 10.9vnm x 11mm x 95ym CuSnAg bumps OllOptn pitch 30pm bump4wight after TC44CP+隆 237 ft>P in Samsung* Mwrtphonc. Ihc C2 flip chip i» TCH with high (<xvc on a package Mibskralc (TC NCP)Rewnoving based 的Im and dicing m bumped wafer with NCF卜也 2J8 luimination of NCb on a C2 bumped wafer. dicing« and 1'CB of NO; rtin «4>im onePost BondingPr, Bondina BomMorce « JON; Temp * 160Area portionMripbertl portion239 Toniy'ft ccMkctivc T(*H with high Rwvc with N<*F (lip chipnBoruMorc. UN Temp L stop (7t): Bond4orc. 70N Temp .Stage temperature « 80三星已经在其基于TSV的双数据速率4型动态随机存取存储器(DRAM) 上生产了用于C2芯片和NCF的高键合力TCB (从叠层晶圆切割后)以进 行3D IC集成，图2.38,并由Hynix在AMD图形处理器单元(GPU)代码名为Fiji的高带宽内存(HBM)上进行。这个3D立方体由高强度TCB的C2芯片和NCF一次堆叠在一起，每个芯片需要* 10 s的时间填充胶膜，焊料熔化，胶膜固化和焊料 巩固。吞吐量是个问题！为了解决这个问题,Toray 150, 151提出了一种集体粘合方法，如图2.39所示。可以看出,带有NCF的C2芯片是在温度二80的阶段上预粘结的(粘结力二30 N,温度二15CTC,时间ls) o对于后期粘合(第一步(3 s):粘合力二50N,温度=220-26CTC,第二步(7 s):粘合力= 70 N,温度= 28CTC),初期温度=80o,而不是使用传统方法将40个sinstack堆叠到四个芯 片上，而采用集体方法仅需不到14 s。所提出的集体结合方法的横截面的 一些图像如图2.39所示。通过优化条件可以实现合理的良好连接。通常， 具有高键合力的NCP或NCF （通过TCB）在C2芯片上的支柱之间的间距 可以小到10 |amoCu-Cu Direct Hybrid Bonding索尼是第一个在大批量生产（HVM）中使用Cu-Cu直接混合键合（可同时 键合晶片两侧的金属焊盘和介电层）的公司。索尼为三星银河S7生产了 IMX260反面照明CMOS图像传感器（BI-CIS）,该传感器于2016年交付。 电气测试结果152显示，其坚固的Cu-Cu直接混合键合实现了出色的连接 性和可靠性。图像传感器的性能也非常出色。IMX260BI-CIS的横截面如图 2.40所示。可以看出，与153中的索尼ISX014堆叠式相机传感器不同，TSV 消失了，BI-CIS芯片和处理器芯片之间的互连通过Cu-Cu直接键合实现。 信号通过引线键合从封装基板传到处理器芯片的边缘。Cu-Cu直接混合键 合的组装过程始于外表清洁，金属氧化物去除以及硅片的SiO2或SiN的活 化（通过湿法清洗和等离子活化），以开发高结合强度。然后，使用光学对 准将晶片放置在室温下和典型的洁净室气氛中接触。第一次热退火（100- 150）旨在增强晶片的SiO2和SiN外表之间的结合同时最小化由于Si, Cu和SiO2或SiN之间的热膨胀失配而引起的界面应力。然后，施加较高的 温度和压力（300, 25 kN, 10-3Torr, N2atm）持续30分钟，以在界面处引入Cu扩散，并在整个键合界面处晶粒生长。粘结后退火是在N2大气压下于300进行60分钟。这个过程导致同时形成Cu和SiO2或SiN的无缝键（图2.40） oProcessorChipBkClS CNpBkClS ChipWIrebonSK)rSiOHg. Images of Sony' CIS hyhybnd bonding2.9 Flip Chip Technology VersusFOWLP*wir®bondsMicrolensY Cu-CuProcefisoc Chip倒装芯片技术正面临激烈的竞争。它的某些市场份额将被扇出晶圆/面板级 封装（FOW/PLP或简称FOWLP）技术所取代13, 14, 154。图2.41显示 了 PoP横截面的示意图和SEM （扫描电子显微镜）图像，其中包含生产型 智能手机的应用处理器（AP）和移动动态随机存取存储器（DRAM） o该PoP 是使用InFO （集成扇出）WLP技术制造的口54。从底部封装可以看出，已 经消除了晶片隆起，助焊剂，倒装芯片组装，清洁，底料分配和固化以及堆 积的封装基板（图2.17中所示的AP）,并已由底部封装代替。EMC和RDL （用于AP,如图2.41所示）。这样可以降低本钱，提高性能并降低性能包。这非常重要，因为开发这些软件包的智能手机公司（苹果公司）和组件公司（TSMC）是“羊的领导者”。一旦他们使用它，那么其他许多人就会跟随。而且，这意味着FOWLP不仅适用于封装基带，RF （射频）开关/收发器，PMIC （电源管理集成电路），音频编解码器，MCU （微控制单元），RF雷 达，连接性IC等，也可用于封装高性能和大型（ 120 mm2） SoC,例如APoCorvlMftCorvlMftSolder BallConuct Pad T300 *dd«f ImiIb at 0.4mm pitchmghamlon Untvervtv FdtmartCorwtoM ftubtCr”MO APHr. 141 Images of iPhone 7/7 ） PoP AIO chipset POWLPUnderHIIIFOOA4 Memory Ole3M bills et 0.3mm pitch了xky Mold2.10 Summary and Recommendations在这项研究中，已经对晶圆倒装，封装基板，组装以及用于倒装芯片技术的 填充进行了研究。一些重要的结果和建议如下：倒装芯片技术来自很长一 段时间：从三焊球的ipip芯片到10,000焊球的ipip芯片，到2020年可能 到达50,000焊球的ipip芯片。那时，倒装芯片的间距可以小到30.m,如 图2.42所示155, 156。倒装芯片技术正面临激烈的竞争，其某些市场份 额将被FOWLP技术夺走。C2凸块具有更好的热性能和电性能，并且可 以比C4凸块下降到更细的间距（焊盘之间的间距更小）。但是，应针对相 对性能特性（例如电迁移寿命，热疲劳寿命，信号速度，芯片结温等）进行 更多的研究和开发工作。C2凸块的自对准特性（倒装芯片技术最独特的功 能之一）远不及C4凸块。因此，质量流通常应用于C4凸块。带有C2凸 块的芯片通常由TCB用强力组装，而有时用力较小。TCB的优点是引脚 数更多，引脚间距更细，芯片更薄，密度更高，封装基板更薄以及控制翘曲 和芯片倾斜。TCB的缺点之一是吞吐量（与质量流量相比）。具有十个 堆积层（5-2-5）且线宽和间隔为10 口m的封装衬底足以支撑大多数lip芯 片。应针对便携式，移动，可穿戴和物联网应用，对创新的低本钱ETS和 无芯基板进行更多的研究和开发工作。为了有效地利用BOL技术来增加布 线密度，从而降低本钱并减小有机封装基板的尺寸，应该做更多的研究和开 发工作。对于铜对铜直接扩散键合，焊盘之间的间距为5 um或更小。- 对于带有CUF或MUF的C4凸块芯片的大批量生产，凸块之间的间距低至 50 |jmo 对于带有CUF或MUF的C2隆起芯片的大流量，Cu柱之间的间 距低至25 口m。 对于带有CUF或MUF的带有C2凸起芯片的力较小的 TCB, Cu柱之间的间距低至8 klm。 对于带有NCP或NCF填充的带有C2 凸块的力较大的TCB, Cu柱之间的间距低至对于组装后填充方 法，通常将CUF或MUF应用于具有大流量的倒装芯片组件和采用低结合力 方法的TCBO 对于预填充底部填充方法，通常在倒装芯片组装之前应用 NUF, NCP或NCF。 NUF具有大流量，NCP或NCF具有高强度TCB。通 常，将NUF和NCP施加在基板上，然后将NCF层压到C2凸块晶圆上，然 后切成单个芯片。-Toray的集体TBC具有高潜力的方法可能是潜在的高 通量工艺，用于堆叠带有层压NCF的C2芯片。现在，索尼已经将其带有 铜-铜混合键合的BI-CIS应用于HVM中，为了进一步提高3D IC集成的吞吐量，应该对使用铜-铜混合键合的DRAM晶圆堆叠进行更多的研究和开发。(EaGOIJMoMdGob) sdEnq J。-GqulrlN8091YearFig. 2.42 Trend in flip chip bump and pitch