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微机原理 第四章 存储器4.1 现代高档微机系统的存储器体系结构4.1.1 分级存储器结构4.1.2 虚拟存储器结构4-24.3.1 各类存储芯片的接口共性1.各类存储器芯片的通用引脚 从与CPU接口的特性看，各类存储器芯片除电源线和地线外，一般都有以下四类外部引脚信号线：4.3 存储器芯片和存储条的接口特性 用于选择存储器存储单元 用于向存储器芯片写入或从存储器芯片读出数据用于选择存储器芯片用于控制存储器芯片中数据的读出或写入 存储器芯片的通用引脚A0A1AnD0D1Dm地址线 OE WE数据线读允许片选写允许 CS4-92.与CPU的连接特性不匹配4.3.1 各类存储芯片的接口共性4类接口信号线（电源线除外）数据线地址线片选线读/写控制线直连直连地址译码器DB 低位 高位AB匹配 直连等待产生电路CB相应线CPU关键：高低位AB如何划分根据译码方式的不同，可有三种常用片选控制方法：1、线选法 2、全译码法 3、局部译码法4-104.3.2 DRAM的接口特殊性 动态刷新 地址线二路复用2.DRAM接口的特殊性 DRAM芯片集成度高，存储容量大，为节省外部引脚，其地址输入一般采用两路复用锁存方式1.DRAM在原理和结构上与SRAM有很大不同：DRAM是靠电荷存储器件（或电容）存储信息，由于电容存在漏电现象，不停电也会导致信息丢失。4.3 存储器芯片与CPU的接口特性 4-114.3.3.DRAM存储条及其接口特性1.DRAM存储条4.3 存储器芯片与CPU的接口特性 微机系统中使用的内存都是将多片DRAM芯片塑封在一个长条型印刷电路板上的DRAM内存条，以便于减小体积、扩充容量和更换模块。内存条有以下三种结构:SIMM（Single In-Line Memory Module）DIMM（Dual In-Line Memory Module）RIMM（Rambus In-Line Memory Module）4-122.DRAM存储条实物样例3.各类内存条接口特性及安装规则4.3.3.DRAM存储条及其接口特性(a)168线256MB SDRAM内存条(b)184线256MB DDR SDRAM内存条4-134.4 内存储器系统的构成原理用存储器芯片构成存储器系统存储器结构的确定 单体？多体？存储器芯片的选配存储器接口的设计 关键三项任务：4-144.4.1 存储器结构的确定 在微机系统中，为能支持多种数据宽度操作，存储器一般都按字节编址，以字节为单位构成。所以：对8位微机，用单体结构 对16位微机，用双体结构 对32位微机，用4体结构 4-151.双体存储器结构示例（80286存储器）A0A23BHE80286D0D15地址锁存器4.4.1 存储器结构的确定A1A23A0BHE地址总线D0D7D8D15数据总线偶数存储体奇数存储体FFFFFE FFFFFEFFFFFC FFFFFC 000002000002000000000000000003000003000001000001 FFFFFD FFFFFDFFFFFF FFFFFF4-162.8体存储器结构示例（Pentium存储器）Pentium A3A31D0D63地址锁存器存储体0存储体1存储体2存储体7数据收/发驱动器A3A31D0D7D16D23D56D63D8D15D0D63BE7BE2BE1BE04.4.1 存储器结构的确定 4-174.4.2 存储器芯片的选配n 位扩展n 字扩展n 字位扩展 存储器芯片的选配包括芯片的选择和组配两方面。其中，存储器芯片的组配又包括：4-184.4.2 存储器芯片的选配 通过位扩展，满足（8位）字长要求。地址总线A0A91K1位76543210DDDD7D6D5DDDD4D3D2D1D0DDA0A9CSWE数据总线 地址、片选、读/写控制线并连 数据线分连等效的1K8位芯片 位 扩 展 字 扩 展 字位扩展 例如，用1K1位芯片组成1KB存储器的位扩展设计如下：4-19 位 扩 展 字 扩 展 字位扩展4.4.2 存储器芯片的选配 通过字扩展，满足字数（地址单元数）要求。例如，用1K8位的芯片（或芯片组）构成的4KB存储器的字扩展设计如下：CSY0Y1Y2Y3译码器WED0 7810A0 9A10A114K8位芯片D0 7WE A0 9 CS 1K8 位(3#)D0 7WE A0 9 CS 1K8 位(2#)D0 7WE A0 9 CS 1K8 位(1#)D0 7WE A0 9 CS 1K8 位(0#)字扩展方法：地址线、数据线、读/写等控制线并连 片选线分连4-20 位 扩 展 字 扩 展 字位扩展4.4.2 存储器芯片的选配 当存储芯片的字长和存储单元数均不能满足存储器系统的要求时，就需要进行字位全扩展。包括两方面设计：位扩展设计 字扩展设计4-21 实际上就是要解决存储器同CPU三大总线的正确连接与时序匹配问题。而重点又是在地址分配的基础上实现地址译码。1.存储器片选控制方法2.存储器接口设计举例4.4.3 存储器接口设计4-22 线选法 局 部 译码法 全 局 译码法 低位地址线直接接片内地址，将余下的高位地址线分别作为芯片的片选信号。1.存储器片选控制方法A0A10 2KB(0)11A0A10A11A0A10 2KB(1)A0A10 2KB(3)A0A10 2KB(2)A12A13A14CSCS CSCSA15 用于片选的地址线(A14A11)在每次寻址时只能有一位有效，不允许同时有多位有效，因此，存储空间的利用率低。4.4.3 存储器接口设计4-23译码器A0A10 2KB(0)11A0A10A0A10 2KB(1)A0A10 2KB(7)A11A15中任三根CSCSCS 部分高端地址线未参与译码，也存在地址重叠和地址不连续问题，一般在线选法不够用，而又不需要全部地址空间时使用，以简化译码电路。对余下高位地址总线中的一部分进行译码，译码输出作为各存储器芯片的片选控制信号。线选法 局 部 译码法 全 局 译码法1.存储器片选控制方法4.4.3 存储器接口设计4-24 与前两种译码方法相比，存储空间利用率最高且译出的地址连续，不存在地址重叠问题，但译码电路最复杂。对余下高位地址总线全部译码，译码输出作为各存储器芯片的片选控制信号。线选法 局 部 译码法 全 局 译码法 无论是局部译码还是全译码，译码方案既可采用门电路译码、译码器芯片译码，还可采用PROM芯片译码等。1.存储器片选控制方法4.4.3 存储器接口设计译码器A0A12 8KB(0)13A0A12A0A12 8KB(1)A0A12 8KB(3)A13A15CSCSCSY0Y1Y3Y4Y74-252.存储器接口设计举例 例4.1 试用2732EPROM芯片为某8位微机系统(地址总线宽度为20位)构建一个32KB的程序存储器，要求存储器地址范围为F8000H至FFFFFH。分析：2732为4K8位的EPROM芯片。此例不必进行位扩展，但要进行字扩展,即用8片2732芯片将存储器字数扩展到32K个。关键是在地址分配的基础上确定译码方案4.4.3 存储器接口设计 4-26解：（1）根据要求列出存储器地址分配表容量分配 芯片 地址范围 容量分配 芯片 地址范围4KB 2732-1 F8000F8FFFH 4KB 2732-5 FC000FCFFFH4KB 2732-2 F9000F9FFFH 4KB 2732-6 FD000FDFFFH4KB 2732-3 FA000FAFFFH 4KB 2732-7 FE000FEFFFH4KB 2732-4 FB000FBFFFH 4KB 2732-8 FF000FFFFFH4.4.3 存储器接口设计 4-27外译码(选片)译码允许译码输入内译码(选单元)A19 A18 A17 A16 A15 A14 A13 A12ROM(1)ROM(2)ROM(3)ROM(4)000FFFA11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0ROM(5)ROM(6)ROM(7)ROM(8)000FFF000FFF000FFF000FFF000FFF000FFF000FFF(全0到全1)0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 1 1 1 11 1 1 1 11 1 1 1 11 1 1 1 11 1 1 1 11 1 1 1 11 1 1 1 11 1 1 1 1（2）根据要求列出存储器地址分配表4.4.3 存储器接口设计 4-28(3)确定译码电路片选译码电路1A12A13A14A15A16A17A18A191K+5VCBG2AG1AY0Y1Y2Y3Y4Y5Y6Y7F8000F8FFFHF8000F8FFFHFA000FAFFFHFB000FBFFFHFC000FCFFFHFD000FDFFFHFE000FEFFFHFF000FFFFFH74LS138&G2BIO/M4.4.3 存储器接口设计 4-29(4)存储器电路1A12A13A14A16A15WAITIO/MA17A18A191kY0Y1Y2Y3Y4Y5Y6Y7ABCG2AG2BG174LS138+5VA0A11273232K8bitD0D7CSCSOECSRDCSCSCSCSCS&4.4.3 存储器接口设计 4-30 解：该例SRAM芯片字长不足8位,需用2个芯片为一组进行位扩展后，再进行字扩展。芯片组 位分配 地址范围A19 A18 A17 A16A15A14A13 A12 A00#、2#1 0 0 1 0 0 0 00001FFFH 9000091FFFH1#、3#1 0 0 1 0 0 100001FFFH 9200093FFFH 例4.2 试用8K4位的SRAM芯片为某8088微机系统构成一个16KB的RAM存储器，RAM的起始地址为90000H。(1)列出各芯片组的地址范围和存储器地址位分配4.4.3 存储器接口设计 4-31（2）用门电路译码来产生2个芯片组的片选信号。字位扩展设计如下：用8K4位芯片构成的16KB存储器 A0A12CS D0D3WE8K4位(1#)A0A12CS D0D3WE8K4位(2#)A0A12CS D0D3WE8K4位(0#)&WRD4D7413A0A12A19A18A17A16A15A14 A0A12CS D0D3WE8K4位(3#)D0D3411A13M/IO4.4.3 存储器接口设计 4-32 例4.3 试用16K8位的SRAM芯片为某8086微机系统设计一个256KB的RAM存储器系统，RAM的起始地址为00000H。偶数存储体 奇数存储体芯片 A19 A18 A17 A16 A15A14 A1A0 芯片 A19 A18 A17 A16 A15A14 A1A00 0 0 0 0 0 0000 FFFFH 0 0 0 0 0 0 0 0000 FFFFH 11 0 0 0 0 1 0000 FFFFH 0 1 0 0 0 0 1 0000 FFFFH 12 0 0 0 1 0 0000 FFFFH 0 2 0 0 0 1 0 0000 FFFFH 13 0 0 0 1 1 0000 FFFFH 0 3 0 0 0 1 1 0000 FFFFH 14 0 0 1 0 0 0000 FFFFH 0 4 0 0 1 0 0 0000 FFFFH 15 0 0 1 0 1 0000 FFFFH 0 5 0 0 1 0 1 0000 FFFFH 16 0 0 1 1 0 0000 FFFFH 0 6 0 0 1 1 0 0000 FFFFH 17 0 0 1 1 1 0000 FFFFH 0 7 0 0 1 1 1 0000 FFFFH 1 解：此例要采用双体结构。这时，两个存储体中各存储芯片的地址位分配如下表所示。4.4.3 存储器接口设计 4-33译码方案选择：独立的地址译码 统一的地址译码 各存储体使用相同的读/写控制信号，而用字节选择信号（A0和BHE）作译码器的使能控制信号。用字节选择信号（A0和BHE）与CPU的读/写信号组合产生各存储体的读/写信号。4.4.3 存储器接口设计 4-344.4.3 存储器接口设计奇数存储体CSD0D7D8D15A1A14A18A19A15A16A17M/IOBHE BLE（A0）A0A13A0A1316K816K8偶数存储体128K8128K8RD8814D0D7D0D7CSCSCSCSCSCSCSWEOEWEOECSWRG2AG2BG2AG2BY0Y7Y0Y71ABCG1ABCG1用 16K8位的 SRAM芯片实现的 8086存储器4-354.5 高速缓存器（Cache)基本原理4.5.1 高速缓冲存储器结构 4.5.2 高速缓存器与内存的映像方式 4.5.3 高速缓存器的读/写过程 4.5.4 分级Cache结构与平均访存周期的估算 Cache是为了把由DRAM组成的大容量内存储器都看作是高速存储器而设置的小容量局部存储器,一般由高速SRAM构成。Cache的有效性是利用了程序对存储器的访问在时间上和空间上所具有的局部区域性。4-364.5.1 高速缓冲存储器结构 动画演示4-374.5.2 高速缓存器与内存的映像方式 高速缓存中各页所存的位置与主存中相应页的映像关系，决定于对高速缓存的管理策略。从原理上，可以把映像关系分为三种方式：全关联方式 直接映射方式 分组关联方式 4-381.全关联方式4.5.2 高速缓存器与内存的映像方式 Cache和内存均分为若干个字节数相同的页。内存中的任一页都可被调入Cache的任一页中，所调入页的页号需全部存入地址索引机构中。寻址时,需将寻址地址同索引机构中的全部标记地址(页号)进行比较。2.直接映射方式 Cache中全部单元被划分成大小固定的页；内存则被划分成段,段再被划分成与Cache大小相同的页。Cache中的各页只接收内存中相同页号的内容,地址索引机构中存放的标记地址是内存的段号。寻址操作时只需比较段号，无需比较页号,大大减少了地址比较次数。3.分组关联方式 这种方式是前两种方式的折中：Cache和内存都分为对应的若干组；然后,组内直接映射，组间全关联映射。4-394.5.3 高速缓存器的读/写过程 1.Cache的读过程 CPU将主存地址送往主存、启动主存读的同时，也将主存地址送往Cache，并将主存地址高位部分同存放在地址映象机构内部的地址标记相比较：若CPU要访问的地址单元在Cache中(命中)，CPU只读Cache，不访问主存；若不在(未命中)，这时就需要从主存中访问,同时把与本次访问相邻近的一页内容复制到Cache中，并在地址映象机构中进行标记。4-402.Cache的写过程4.5.3 高速缓存器的读/写过程 Cache的写操作与读操作有很大的不同，这是因为在具有Cache的系统中，同一个数据有两个拷贝，一个在主存，一个在Cache中。因此，当对Cache的写操作命中时，就会出现如何使Cache与主存内容保持一致的问题。针对这一情况，通常有如下几种解决方法:通写(Write-Through)法 改进通写(Improved Write-Through)法 回写(Write-Back)法 4-41(1)通写(Write-Through)法4.5.3 高速缓存器的读/写过程 通写法 改 进 通写法 回写法 每次写入Cache时，同时也写入主存，使主存与Cache相关页内容始终保持一致。Cache的写过程 优点：简单，能保持主存与Cache副本的一致性，Cache中任意页的内容都可被随时置换，决不会造成数据丢失的错误；缺点：每次Cache写插入慢速的访主存操作，影响工作速度。4-42(2)改进通写法4.5.3 高速缓存器的读/写过程 通写法 改 进 通写法 回写法 如果对Cache写入的后面紧接着进行的是读操作，那么在主存写入完成前即让CPU开始下一个操作，这样就不至于造成时间上的浪费；如果前后两个操作都是对Cache的写，或者虽然是读，但对Cache的寻址没有命中时，仍需在CPU写主存时插入等待周期。Cache的写过程 这种方法与通写法比，有利于改善系统性能。4-43(3)回写法4.5.3 高速缓存器的读/写过程 通写法 改 进 通写法 回写法 每次只是暂时将数据写入Cache，并用标志将该页加以注明。当Cache中任一页数据被置换时，只要在它存在期间发生过对它的写操作,那么在该页被覆盖之前必须将其内容写回到对应主存位置中去；如果该页内容没有被改写,则其内容可以直接淘汰，不需回写。Cache的写过程 这种方法的速度比通写法快,但结构要复杂的多,而且主存中的页未经随时修改，可能失效。4-444.5.4 分级Cache结构与平均访存周期的估算 为了最大限度地提高Cache的命中率，目前高档微机系统中普遍不仅采用了一级Cache,而且增设了二级Cache，从而构成一种分级Cache结构。在有两级Cache的系统中，CPU对内存的平均访问周期T大体可按下式估算：T=T1H1+T2(1-H1)H2+TM(1-H1)(1-H2)式中：T1、T2和TM分别为一级Cache、二级Cache和内存的存取周期，H1和H2分别为一级Cache和二级Cache的命中率。4-454.6 虚拟存储器基本原理1.段页式管理思想2.虚拟地址向物理地址的转换4.Pentium使用4MB页面时的地址定位3.页部件中的TLB结构及原理4-461、段页式管理思想 虚拟地址空间是二维的，而线性地址空间和物理地址空间都是一维的。4.6 虚拟存储器基本原理80486/Pentium存储器分段分页机制示意图段选择符：偏移量虚拟地址15 0 31 0分段机制线性地址分页机制31 0 31 0物理地址01CR0的PG位1,分页0,不分页4-472.虚拟地址向物理地址的转换全局或局部段描述符表段选择符TI RPL段内偏移量1364 位段描述符基址32 位段基址+（逻辑地址）线性地址页目录索引 页表项索引 页内偏移量页目录表页目录项全局或局部描述符表寄存器10CR332 位210=4KB页表页表项1032 位210=4KB物理地址2级页表机构 31121211 02031 22 21 12 11 0 共214232=246=64TB32 位15 3 2 1 0 31 0:动画演示4.6 虚拟存储器基本原理 4-483.页部件中的TLB结构及原理4.6 虚拟存储器基本原理 Pentium使用4KB分页时，采用两级页表机构节省了内存，但处理器进行地址变换时，需访问两级页表，从而降低了地址变换速度。为此,Pentium在页部件中设置了一个转换后援缓冲器TLB。TLB是一个可容纳32个页表项的高速缓存，它存放着最近访问过的32个页面所对应的页表项。地址转换时，先查TLB,未命中时，再查二级页表。线性地址位3112 页物理地址位31120131线性地址31 12 11 0比较标记页表数据TLB结构及原理示意图4-494.Pentium使用4MB页面时的地址定位00000000010000000000000000000010根地址+02000000HCR3页目录000H001H002H3FFH31 2221 0线性地址(00400002H)线性地址00400002H在4MB页中重新定位到02000002H数据02000000H02000001H02000002H4MB内存页023FFFFFH7031022位页内偏移量10位页目录索引目录项序号页基址4.6 虚拟存储器基本原理 4-504.7 PC系列微机的内存配置及管理007FFFF08000009FFFF0A00000BFFFF0C00000DFFFF0E00000EFFFF0F00000FFFFF10000010FFFF110000F5FFFFF60000FDFFFFFE0000FEFFFFFF0000FFFFFF01000000FFFFFFFF系统板上512KB系统存储器系统板上128KB I/O通道基本RAM128KB视频显示RAM128KB I/O扩展ROM系统板上保留的64KB,作为FE0000FEFFFF的副本64KB系统板ROM,其副本在FFOOOOFFFFFF这64KB叫高位内存区HMA14.32MB I/O通道扩充用存储器,不用于系统板512KB I/O通道扩充用存储器,不用于系统板系统板上保留的64KB,其副本在0E0000OEFFFF系统板上64KB ROM(BIOS等),以0F00000FFFFF为副本配置名称 地址范围(H)配置说明PC/AT技术标准的内存配置主存储器（640KB)内 存保留区（384KB）扩展(扩充)存储器XMS(EMS)对该内存配置需要注意的是:这是DOS环境下的内存配置结构。其中只有主存和内存保留区（统称为系统存储器）可由DOS管理，UMBS、HMA和EMS/XMS要通过存储器的管理软件EMM等的驱动管理才能使用。4-51结束语谢谢大家聆听！52