毕业设计（论文）_基于FPGA数字频率计的设计.doc

摘 要数字频率计是电子测量与仪表技术最根底的电子仪表之一，也是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器。 本文主要介绍一种以FPGA(Field Programmable Gate Array)为核心，基于硬件描述语言VHDL的数字频率计设计与实现。并在EDA(电子设计自动化)工具的帮助下，用大规模可编程逻辑器件(FPGA/CPLD)实现数字频率计的设计原理及相关程序。特点是：无论底层还是顶层文件均用VHDL语言编写，防止了用电路图形式设计时所引起的毛刺现象；改变了以往数字电路小规模多器件组合的设计方法，整个频率计设计在一块FPGA/CPLD芯片上，与用其他方法做成的频率计相比，体积更小，性能更可靠。关键词：FPGA 频率计 电子设计自动化 目 录摘 要I目 录II第一章 绪论1课题研究背景1研究目的和意义1第二章 系统方案的设计2问题引入2设计目的2设计内容2数字频率计的根本原理2实际电路2第三章 系统硬件电路的设计5设计要求5所需仪器仪表5系统框图5电源与整流稳压电路5全波整流与波形整形电路5分频器6信号放大、波形整形电路6控制门7计数器7锁存器7显示译码器与数码管7第四章 软件设计8设计要求8模块及模块的功能8第五章 基于FPGA数字频率计的设计与仿真14同步测周期频率计的原理14数字频率计的VHDL实现14频率计的仿真验证15第六章 总结与展望16致 谢17参考文献18第一章 绪论课题研究背景数字频率计是一种根底测量仪器，到目前为止已有30多年的历史，早起设计师们追求的目标主要是扩展测量范围，再加上提高测量的精度、稳定度等，这些也是人们衡量数字频率计的技术水平，决定数字频率计价格上下的主要依据。目前这些根本技术日益完善，成熟。应用现代技术可以轻松的将数字频率计的测频上限扩展到微波频段。当今数字频率计不仅是作为电压表、计算机、天线电播送通讯设备、工艺工程自动化装置。多种仪表仪器与家庭电器等许多电子产品中的数据信息输出显示器反映到人们眼帘。集成数字频率计由于所用元件投资体积小、功耗低，且可靠性高，功能强，易于设计和研发，使得它具有技术上的实用性和应用的广泛性。而从民族产业上来说，我们在这种产业中还落后于西方兴旺国家，这将会关系到民族产业的兴衰。所以我们必须很重视当前的情况。学习兴旺国家的先进技术以开展本国的产业。1.2研究目的和意义数字频率计是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器。随着人们文化生活水平的提高，加上现在中国国力的上升，人民在不断的追求高质量生活的同时大都在密切的关注着我们的民族产业的开展前景。而频率计的发在虽是一个极小局部但也可以反映出我国民族产业开展的现状。我国在很多的方面都已不是过去那个很贫穷落后的国家，但是关系着我们国计民生的民族产业的开展却是不尽人意，不能不成为今天令人注目的焦点。本论文主要讲述了使用FPGA实现的数字频率计，它采用VHDL语言编程，用MaxplusII集成开发环境进行波形仿真，编译，并下载到FPGA中。正是因为数字频率计的应用是如此的广泛，才使得它的作用是如此的重要，所以更应该去关注和研究。 第二章 系统方案的设计2.1问题引入在许多情况下，要对信号的频率进行测量，利用示波器可以粗略测量被测信号的频率，精确测量那么要用到数字频率计。2.2设计目的本设计与制作工程可以进一步加深我们对数字电路应用技术方面的了解与认识，进一步熟悉数字电路系统设计、制作与调试的方法和步骤。2.3设计内容数字频率计的主要功能是测量周期信号的频率。频率是单位时间 1S 内信号发生周期变化的次数。如果我们能在给定的 1S 时间内对信号波形计数，并将计数结果显示出来，就能读取被测信号的频率。数字频率计首先必须获得相对稳定与准确的时间，同时将被测信号转换成幅度与波形均能被数字电路识别的脉冲信号，然后通过计数器计算这一段时间间隔内的脉冲个数，将其换算后显示出来。这就是数字频率计的根本原理。对 100Hz 全波整流输出信号的分频采用 7 位二进制计数器 74HC4024 组成 100 进制计数器来实现。计数脉冲下降沿有效。在 74HC4024 的 Q7 、 Q6 、 Q3 端通过与门参加反响清零信号，当计数器输出为二进制数 1100100 十进制数为 100 时，计数器异步清零。实现 100 进制计数。为了获得稳定的分频输出，清零信号与输入脉冲“与后再清零，使分频输出脉冲在计数脉冲为低电平时保持一段时间 10mS 为高电平。图 4 数字频率计电路图电路中采用双 JK 触发器 74HC109 中的一个触发器组成 触发器，它将分频输出脉冲整形为脉宽为 1S 、周期为 2S 的方波。从触发器 Q 端输出的信号加至控制门，确保计数器只在 1S 的时间内计数。从触发器 端输出的信号作为数据存放器的锁存信号。 被测信号通过 741 组成的运算放大器放大 20 倍后送施密特触发器整形，得到能被计数器有效识别的矩形波输出，通过由 74HC11 组成的控制门送计数器计数。为了防止输入信号太强损坏集成运放，可以在运放的输入端并接两个保护二极管。 频率计数器由两块双十进制计数器 74HC4511 组成，最大计数值为 9999Hz 。由于计数器受控制门控制，每次计数只在 JK 触发器 Q 端为高电平时进行。当 JK 触发器 Q 端跳变至低电平时，端的由低电平向高电平跳变，此时， 8D 锁存器 74HC374 上升沿有效将计数器的输出数据锁存起来送显示译码器。计数结果被锁存以后，即可对计数器清零。由于 74HC4518 为异步高电平清零，所以将 JK 触发器的 同 100Hz 脉冲信号“与后的输出信号作为计数器的清零脉冲。由此保证清零是在数据被有效锁存一段时间 10mS 以后再进行。第三章 系统硬件电路的设计3.1设计要求设计并制作出一种数字频率计，其技术指标如下： 1频率测量范围： 10 9999Hz 。 2输入电压幅度 >300mV 。 3输入信号波形：任意周期信号。 4显示位数： 4 位。 5电源： 220V 、 50Hz3所需仪器仪表示波器、音频信号发生器、逻辑笔、万用表、数字集成电路测试仪、直流稳压电源。系统框图从数字频率计的根本原理出发，根据设计要求，得到如图 8.3 所示的电路框图。 下面介绍框图中各局部的功能及实现方法 框图中的电源采用 50Hz 的交流市电。市电被降压、整流、稳压后为整个系统提供直流电源。系统对电源的要求不高，可以采用串联式稳压电源电路来实现。 本频率计采用市电频率作为标准频率，以获得稳定的基准时间。按国家标准，市电的频率漂移不能超过 0.5Hz ，即在 1 的范围内。用它作普通频率计的基准信号完全能满足系统的要求。全波整流电路首先对 50Hz 交流市电进行全波整流，得到如图1所示 100Hz图1 数字频率计框图的全波整流波形。波形整形电路对 100Hz 信号进行整形，使之成为如图2所示 100Hz 的矩形波。   图2 全波整流与波形整形电路的输出波形 波形整形可以采用过零触发电路将全波整流波形变为矩形波，也可采用施密特触发器进行整形。 分频器的作用是为了获得 1S 的标准时间。电路首先对图1所示的 100Hz 信号进行 100 分频得到如图2 a 所示周期为 1S 的脉冲信号。然后再进行二分频得到如图 8.5 b 所示占空比为 50 脉冲宽度为 1S 的方波信号，由此获得测量频率的基准时间。利用此信号去翻开与关闭控制门，可以获得在 1S 时间内通过控制门的被测脉冲的数目。 分频器可以采用第 5 章介绍过的方法，由计数器通过计数获得。二分频可以采用 触发器来实现。 3.2.4信号放大、波形整形电路 为了能测量不同电平值与波形的周期信号的频率，必须对被测信号进行放大与整形处理，图3 分频器的输出波形使之成为能被计数器有效识别的脉冲信号。信号放大与波形整形电路的作用即在于此。信号放大可以采用一般的运算放大电路，波形整形可以采用施密特触发器。 控制门用于控制输入脉冲是否送计数器计数。它的一个输入端接标准秒信号，一个输入端接被测脉冲。控制门可以用与门或或门来实现。当采用与门时，秒信号为正时进行计数，当采用或门时，秒信号为负时进行计数。 计数器的作用是对输入脉冲计数。根据设计要求，最高测量频率为 9999Hz ，应采用 4 位十进制计数器。可以选用现成的 10 进制集成计数器。 在确定的时间 1S 内计数器的计数结果被测信号频率必须经锁定后才能获得稳定的显示值。锁存器的作用是通过触发脉冲控制，将测得的数据存放起来，送显示译码器。锁存器可以采用一般的 8 位并行输入存放器，为使数据稳定，最好采用边沿触发方式的器件。 显示译码器的作用是把用 BCD 码表示的 10 进制数转换成能驱动数码管正常显示的段信号，以获得数字显示。 选用显示译码器时其输出方式必须与数码管匹配。第四章 软件设计4.1设计要求频率计共分四档： 一档： 0 9999Hz ； 二档： 10 99.99KHz ； 三档： 100.0 999.9KHz ； 四档： 1.000 9.999MHz ； 在此频率计的换档程序设计中，突破了以往常用的改变闸门时间的方法，使自动换档的实现简单可靠。总体框图如图1所示模块及模块的功能1模块 FEN 见图 1.1 ，通过对 4MHz 时钟进行分频以获得 0.5 Hz 时钟，为核心模块 CORNA 提供 1 的闸门时间。library ieee; use ieee.std_logic_1164.all; entity fen is port(clk:in std_logic; q:out std_logic); end fen; architecture fen_arc of fen is begin process(clk) variable cnt: integer range 0 to 3999999; variable x:std_logic; variable x:std_logic; begin if clk'event and clk='1'then if cnt<3999999 then cnt:=cnt+1; else cnt:=0; x:=not x; end if; end if; q<=x; end process; end fen_arc; 2模块 SEL见图1.2，该模块产生数码管的片选信号。library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity sel is port(clk:in std_logic; sel:out std_logic_vector(2 downto 0); end sel;   architecture sel_arc of sel is begin process(clk) variable cnt:std_logic_vector(2 downto 0); begin if clk'event and clk='1'then cnt:=cnt+1; end if; sel<=cnt; end process; end sel_arc; 3核心模块 CORNA见图1.3，该模块是整个程序的核心，它能在 1 的闸门时间里完成对被测信号频率计数的功能，并通过选择输出数据实现自动换档的功能。library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity corna is port(clr,sig,door:in std_logic; alm:out std_logic; q3,q2,q1,q0,dang:out std_logic_vector(3 downto 0); end corna;   architecture corn_arc of corna is begin process(door,sig) variable c0,c1,c2,c3,c4,c5,c6:std_logic_vector(3 downto 0); variable x:std_logic; begin if sig'event and sig='1'then if door='1'then if c0<"1001"then c0:=c0+1; else c0:="0000" if c1<"1001"then c1:=c1+1; else c1:="0000" if c2<"1001"then c2:=c2+1; else c2:="0000" if c3<"1001"then c3:=c3+1; else c3:="0000" if c4<"1001"then c4:=c4+1; else c4:="0000" if c5<"1001"then c5:=c5+1; else c5:="0000" if c6<"1001"then c6:=c6+1; else c6:="0000" alm<='1' end if; end if; end if; end if; end if; end if; end if; else if clr='0'then alm<='0' end if; c6:="0000" c5:="0000" c4:="0000" c3:="0000" c2:="0000" c1:="0000" c0:="0000" end if; if c6/="0000"then q3<=c6; q2<=c5; q1<=c4; q0<=c3; dang<="0100" elsif c5/="0000"then q3<=c5; q2<=c4; q1<=c3; q0<=c2; dang<="0011" elsif c4/="0000"then q3<=c4; q2<=c3; q1<=c2; q0<=c1; dang<="0010" elsif c3/="0000"then q3<=c3; q2<=c2; q1<=c1; q0<=c0; dang<="0001" end if; end if; end process; end corn_arc; 4模块 LOCK见图1.4，该模块实现锁存器的功能,在信号L的下降沿到来时将信号A4、A3、A2、A1锁存。library ieee; use ieee.std_logic_1164.all; entity lock is port(l:in std_logic; a4,a3,a2,a1,a0:in std_logic_vector(3 downto 0); q4,q3,q2,q1,q0:out std_logic_vector(3 downto 0); end lock; architecture lock_arc of lock is begin process(l) variable t4,t3,t2,t1,t0:std_logic_vector(3 downto 0); begin if l'event and l='0'then t4:=a4; t3:=a3; t2:=a2; t1:=a1; t0:=a0; end if; q4<=t4; q3<=t3; q2<=t2; q1<=t1; q0<=t0; end process; end lock_arc; 5模块 CH见图1.5，该模块对应于数码管片选信号，将相应通道的数据输出，其中档位也通过显示。library ieee; use ieee.std_logic_1164.all;   entity ch is port(sel:in std_logic_vector(2 downto 0); a3,a2,a1,a0,dang:in std_logic_vector(3 downto 0); q:out std_logic_vector(3 downto 0); end ch;   architecture ch_arc of ch is begin process(sel) begin case sel is when"000"=>q<=a0; when"001"=>q<=a1; when"010"=>q<=a2; when"011"=>q<=a3; when"111"=>q<=dang; when others=>q<="1111" end case; end process; end ch_arc; 6模块 CH见图1.6，该模块为4线七段译码器。library ieee; use ieee.std_logic_1164.all;   entity disp is port(d:in std_logic_vector(3 downto 0); q:out std_logic_vector(6 downto 0); end disp;   architecture disp_arc of disp is begin process(d) begin case d is when "0000"=>q<="0111111" when "0001"=>q<="0000110" when "0010"=>q<="1011011" when "0011"=>q<="1001111" when "0100"=>q<="1100110" when "0101"=>q<="1101101" when "0110"=>q<="1111101" when "0111"=>q<="0100111" when "1000"=>q<="1111111" when "1001"=>q<="1101111" when others=>q<="0000000" end case; end process; end disp_arc;第五章 基于FPGA数字频率计的设计与仿真5.1同步测周期频率计的原理频率信号的一个周期为时限进行脉冲计数传统的测周期计数器采用门控计数器来实现，即采用一个同被测频率信号周期宽度相同的门控脉冲来控制计数器的计停其缺点在于无法实现对被测在数字频率计中，测周期计数器是主要的电路，其功能是：使用标准时钟以被测信号的连续测周期计数 本文设计的同步测周期计数器假设其计数时钟为clk0， 频率为f0；被测信号为clkx，频率为fx采用一个D触发器对输入的被测信号clkx进行同步。在clk0的上升沿到来之前，如果clkx出现了上升跳变，那么le信号变为高电平，计数器ct的重载信号和锁存器cout的使能信号有效当clk0的上升沿到来时，计数器的计数值锁存，同时计数器重载为1，重新开始计数le变为低电平计数器在其他时间里进行加1计数，锁存器的值那么保持不变该测周期计数器能在clkx的每个上升沿之后输出计数值，实现了对被测信号进行测周期计数，并始终输出其最新一个周期的计数值，cint端输出一个clk0周期宽度的高脉冲，用于指示新的计数值锁存。5.2数字频率计的VHDL实现同步测周期计数器的VHDL描述如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity freq_count is -实体定义 port( reset: in std_logic; clk0 : in std_logic; clkx : in std_logic; cint : out std_logic; cout : out std_logic_vector(23 downto 0); end entity freq_count; architecture ar of freq_count is signal s0 : std_logic; signal ct : std_logic_vector(23 downto 0); begin p0: process(resetclk0) -计数器进程 begin if reset='0' then s0<='0' cint<='1' cout<=conv_std_logic_vector(024); else if clk0'event and clk0='1' then s0<=clkx; if s0='0' and clkx='1' then cout<=ct; cint<='0' ct<=conv_std_logic_vector(124); else cint<='1' ct<=ct+1; end if; end if; end if; end process p0; end ar; 此外，为了使频率计的设计更加灵活，频率计中分频器的分频系数也可改为由外部输入。在频率计运行期间，由外部控制器设置不同的分频系数CO，这样可实现更宽范围的频率测量。频率计的仿真验证此频率计的VHDL设计在Altera公司的Quartus II开发平台下进行了编译和仿真，它是在clk0输入10 MHz方波，clkx输入周期为156ms(频率为6.41KHz) 方波，分频系数C0取15000时的仿真波形。第六章 总结与展望通过这次实践，我了解了FPGA数字频率计的用途及工作原理，熟悉了FPGA数字频率计的设计步骤，锻炼了电子设计实践能力，培养了自己独立设计能力。此次毕业设计是对我专业知识和专业根底知识一次实际检验和稳固，同时也是走向工作岗位前的一次热身。毕业设计收获很多，比方学会了查找相关资料相关标准，分析数据，提高了自己的设计及动手能力，懂得了许多经验的获得是前人不懈努力的结果。同时，仍有很多课题需要后代去努力去完善。但是毕业设计也暴露出自己专业根底的很多缺乏之处。比方缺乏综合应用专业知识的能力，对材料的不了解，等等。这次实践是对自己大学三年所学的一次大检阅，使我明白自己知识还很浅薄，虽然马上要毕业了，但是自己的求学之路还很长，以后更应该在工作中学习，努力使自己成为一个对社会有所奉献的人致 谢在论文完成之际，我首先向关心帮助和指导我的指导老师许金星表示衷心的感谢并致以崇高的敬意！在论文工作中，我遇到了很多问题，论文的格式，专业的知识局部，一直得到许金星老师的亲切关心和悉心指导，老师渊博的学识、严谨的治学态度、求实的工作作风一直感染着我，他敏捷专业的思维给我留下了深刻的印象，我将终生难忘，再一次向许金星老师表示衷心的感谢，感谢他为学生营造的浓郁学术气氛，以及学习、生活上的无私帮助! 值此论文完成之际，谨向许金星老师致以最崇高的谢意!光阴似箭，默然回首，在学校的学习生活即将结束，回忆两年多来的学习经历，面对现在的收获，我感到无限欣慰。为此，我向热心帮助过我的所有老师和同学表示由衷的感谢!在我即将完成学业之际，我深深地感谢我的家人给予我的全力支持！最后，衷心地感谢在百忙之中评阅论文和参加辩论的各位专家、教授!参考文献1?单片机原理及接口技术?，徐煜明等，电子工业出版社，2005年1月 2?单片机高级教程?，何立民，北京航空航天大学出版，2007年1月 3?VISUAL C+.NET应用编程实例进阶?，陈宪，中国铁道出版社，2003-02 4潘松,黄继业.EDA 技术实用教程(第2 版)M.北京:科学出版社，2002原文已完。下文为附加文档，如不需要，下载后可以编辑删除，谢谢！施工组织设计本施工组织设计是本着“一流的质量、一流的工期、科学管理来进行编制的。编制时，我公司技术开展部、质检科以及工程部经过精心研究、合理组织、充分利用先进工艺，特制定本施工组织设计。一、 工程概况：西夏建材城生活区27#、30#住宅楼位于银川市新市区，橡胶厂对面。本工程由宁夏燕宝房地产开发开发，银川市规划建筑设计院设计。本工程耐火等级二级，屋面防水等级三级，地震防烈度为8度，设计使用年限50年。本工程建筑面积:27#m2;30# m2。室内地坪± m为准，总长27#m；30# m。总宽27#m；30# m。设计室外地坪至檐口高度18.6 00m，呈长方形布置，东西向，三个单元。本工程设计屋面为坡屋面防水采用防水涂料。外墙水泥砂浆抹面，外刷浅灰色墙漆。内墙面除卫生间200×300瓷砖，高到顶外，其余均水泥砂桨罩面，刮二遍腻子；楼梯间内墙采用50厚胶粉聚苯颗粒保温。地面除卫生间200×200防滑地砖，楼梯间50厚细石砼1：1水泥砂浆压光外，其余均采用50厚豆石砼毛地面。楼梯间单元门采用楼宇对讲门，卧室门、卫生间门采用木门，进户门采用保温防盗门。本工程窗均采用塑钢单框双玻窗，开启窗均加纱扇。本工程设计为节能型住宅，外墙均贴保温板。本工程设计为砖混结构，共六层。根底采用C30钢筋砼条形根底，上砌MU30毛石根底，砂浆采用M10水泥砂浆。一、二、三、四层墙体采用M10混合砂浆砌筑MU15多孔砖；五层以上采用M混合砂浆砌筑MU15多孔砖。本工程结构中使用主要材料：钢材：I级钢，II级钢；砼：根底垫层C10，根底底板、地圈梁、根底构造柱均采用C30，其余均C20。本工程设计给水管采用PPR塑料管，热熔连接；排水管采用UPVC硬聚氯乙烯管，粘接；给水管道安装除立管及安装IC卡水表的管段明设计外，其余均暗设。本工程设计采暖为钢制高频焊翅片管散热器。本工程设计照明电源采用BV铜芯线，插座电源等采用BV4铜芯线；除客厅为吸顶灯外，其余均采用座灯。二、 施工部署及进度方案1、工期安排本工程合同方案开工日期：2004年8月21日，竣工日期：2005年7月10日，合同工期315天。方案2004年9月15日前完成根底工程，2004年12月30日完成主体结构工程，2005年6月20日完成装修工种，安装工程穿插进行，于2005年7月1日前完成。具体进度方案详见附图1施工进度方案。2、施工顺序根底工程工程定位线验线挖坑钎探验坑砂砾垫层的施工根底砼垫层刷环保沥青 根底放线预检砼条形根底刷环保沥青 毛石根底的砌筑构造柱砼地圈梁地沟回填工。结构工程结构定位放线预检构造柱钢筋绑扎、定位隐检砖墙砌筑50cm线找平、预检柱梁、顶板支模预检梁板钢筋绑扎隐检、开盘申请砼浇筑下一层结构定位放线重复上述施工工序直至顶。内装修工程门窗框安装室内墙面抹灰楼地面门窗安装、油漆五金安装、内部清理通水通电、竣工。外装修工程外装修工程遵循先上后下原那么，屋面工程包括烟道、透气孔、压顶、找平层结束后，进行大面积装饰，塑钢门窗在装修中逐步插入。三、 施工准备1、 现场道路本工程北靠北京西路，南临规划道路，交通较为方便。场内道路采用级配砂石铺垫，压路机压。2、 机械准备设2台搅拌机，2台水泵。现场设钢筋切断机1台，调直机1台，电焊机2台，1台对焊机。现场设木工锯，木工刨各1台。回填期间设打夯机2台。现场设塔吊2台。3、施工用电施工用电已由建设单位引入现场；根据工程特点，设总配电箱1个，塔吊、搅抖站、搅拌机、切断机、调直机、对焊机、木工棚、楼层用电、生活区各配置配电箱1个；电源均采用三相五线制；各分支均采用钢管埋地；各种机械均设置接零、接地保护。具体配电箱位置详见总施工平面图。3、 施工用水施工用水采用深井水自来水，并砌筑一蓄水池进行蓄水。楼层用水采用钢管焊接给水管，每层留一出水口；给水管不置蓄水池内，由潜水泵进行送水。4、 生活用水生活用水采用自来水。5、 劳动力安排结构期间：瓦工40人；钢筋工15人；木工15人；放线工2人；材料1人；机工4人；电工2人；水暖工2人；架子工8人；电焊工2人；壮工20人。装修期间抹灰工60人；木工4人；油工8人；电工6人；水暖工10人。四、主要施工方法1、施工测量放线施工测量根本要求A、西夏建材城生活区17#、30#住宅楼定位依据：西夏建材城生活区工程总体规划图，北京路、规划道路永久性定位B、根据工程特点及建筑工程施工测量规程DBI012195，4、3、2条，此工程设置精度等级为二级，测角中误差±12，边长相对误差1/15000。C、根据施工组织设计中进度控制测量工作进度，明确对工程效劳，对工程进度负责的工作目的。工程定位A、根据工程特点，平面布置和定位原那么，设置一横一纵两条主控线即27#楼：A轴线和1轴线；30#楼：A轴线和1轴线。根据主轴线设置两条次轴线即27#楼：H轴线和27轴线；30#楼：H轴线和27轴线。 B、主、次控轴线定位时均布置引桩，引桩采用木桩，后砌一水泥砂浆砖墩；并将轴线标注在四周永久性建筑物或构造物上，施测完成后报建设单位、监理单位确认后另以妥善保护。C、控轴线沿结构逐层弹在墙上，用以控制楼层定位。D、水准点：建设单位给定准点，建筑物±.500m。根底测量A、在开挖前，基坑根据平面布置，轴线控制桩为基准定出基坑长、宽度，作为拉小线的依据；根据结构要求，条基外侧1100mm为砂砾垫层边，考虑放坡，撒上白灰线，进行开挖。B、在垫层上进行根底定位放线前，以建筑物平面控制线为准，校测建筑物轴线控制桩无误后，再用经纬仪以正倒镜挑直法直接投测各轴线。C、标高由水准点引测至坑底。结构施工测量A、首层放线验收后，主控轴一引至外墙立面上，作为以上务层主轴线竖身高以测的基准。B、施工层放线时，应在结构平面上校投测轴线，闭合后再测设细部尺寸和边线。C、标高竖向传递设置3个标高点，以其平均点引测水平线折平时，尽量将水准仪安置在测点范围内中心位置，进行测设。2、基坑开挖本工种设计地基换工，夯填砂砾垫层1100mm；根据此特点，采用机械大开挖，留200mm厚进行挖工、铲平。开挖时，根据现场实际土质，按标准要求1:0.33放坡，反铲挖掘机挖土。开挖出的土，根据现场实际情况，尽量留足需用的好土，多余土方挖出，防止二次搬运。人工开挖时，由技术员抄平好水平控制小木桩，用方铲铲平。挖掘机挖土应该从上而下施工，禁止采用挖空底脚的操作方法。机械挖土,先发出信号，挖土的时候，挖掘机操作范围内，不许进行其他工作，装土的时候，任何人都不能停留在装土车上。3、砌筑工程材料砖：MU15多孔砖，毛石根底采用MU30毛石。砂浆：±0.00以下采用M10水泥砂浆，一、二、三、四层采用M10混合砂浆，五层以上采用M7.5混合砂浆。砌筑要求A、开工前由工长对所管辖班组下发技术交底。B、砌筑前应提前浇水湿润砖块，水率保持在1015。C、砌筑采用满铺满挤“三一砌筑法“，要求灰浆饱满，灰缝812mm。D、外墙转角处应同时砌筑，内外墙交接处必须留斜槎，槎子长度不小于墙体高度的2/3，槎子必须平直、通顺。E、隔墙与墙不同时砌筑又不留成斜槎时可于墙中引出阳槎或在墙的灰缝中预埋拉结筋，每道不少于2根。F、接槎时必须将外表清理干净，浇水湿润，填实砂浆，保持灰缝平直。G、砖墙按图纸要求每50mm设置26钢筋与构造柱拉结，具体要求见结构总说明。H、施工时需留置临时洞口，其侧边离交接处的墙面不少于500mm，顶部设边梁。4、钢筋工程凡进场钢筋须具备材质证明，原材料须取样试验，经复试合格前方可使用。钢筋绑扎前应仔细对照图纸进行翻样，根据翻样配料，施工前由工长对所管辖班组下发技术交底，准备施工工具，做好施工的准备工作。板中受力钢筋搭接，I级钢30d，II级钢40d，搭接位置：上部钢筋在跨中1/3范围内，下部钢筋在支座1/3范围内。钢筋保护层：根底40mm，柱、梁30mm，板20mm。保护层采用50mm×50mm的水泥砂浆块。板上部钢筋用马凳按梅花状支起。所有钢筋绑扎，须填写隐检记录，质评资料及目检记录，验收合格前方可进行下道工序。5、砼工程水泥进场后须做复试，经复试合格后由试验室下达配合比。施工中严格掌握各种材料的用量，并在搅拌机前进行标识，注明每立方米、每盘用量。同时搅拌时，须车车进磅，做好记录。 浇筑前，对模板内杂物及油污、泥土清理干净。投料顺序：石子水泥砂子。本工程均采用插入式振捣器，一次浇筑厚度不宜超过振捣器作用局部长度的倍，捣实砼的移动间距不宜大于振捣器作用半径的倍。砼浇筑后1昼夜浇水养护，养护期不少于7d，砼强度未到达MPa之前不得上人作业。6、模板工程本工程模板采用钢木混合模板。模板支搭的标高、截面尺寸、平整度、垂直度应到达质量验收标准，以满足