EDA课程设计报告书抢答器.doc

目 录第一章 EDA技术简介.2 第二章 抢答器的设计要求.2第三章 抢答器的设计分析.3第四章 抢答器的抢答鉴别模块.44.1抢答鉴别的功能.44.2抢答鉴别模块的源程序.44.3抢答鉴别模块的时序仿真图.7第五章 抢答器的计时模块.85.1计时模块的功能.85.2计时模块的源程序.85.3计时模块的时序仿真图.11第六章 抢答器的计分模块.126.1计分模块的功能.126.2计分模块的源程序.126.3计分模块的时序仿真图.15第七章 抢答器的译码显示模块.167.1译码显示模块的功能.167.2译码显示模块的源程序.167.3译码显示模块的时序仿真图.17第八章 抢答器的其他功能模块.188.1其他功能模块的具体信息.18第九章 抢答器的顶层原理图设计.199.1顶层原理图的源文件.209.2顶层设计的时序仿真图.21第十章 抢答器的硬件测试.2210.1抢答器的引脚绑定.2210.2抢答器的测试结果.22第十一章 课程设计的总结.23 参考文献.23第一章 EDA技术简介随着电子技术和计算机技术的飞速发展，电子线路的设计工作也日益显得重要。经过人工设计、制作实验板、调试再修改的多次循环才定型的传统产品设计方法必然被计算机辅助设计所取代，因为这种费时费力又费资源的设计调试方法既增加了产品开发的成本，又受到实验工作场地及仪器设备的限制。为了克服上述困难，加拿大Interactive Image Technologies公司推出的基于Windows 9598NT操作系统的EDA软件（Electronics Workbench“电子工作台”，EWB）。他可以将不同类型的电路组合成混合电路进行仿真。EWB是用在计算机上作为电子线路设计模拟和仿真的新的软件包，是一个具有很高实用价值的计算机辅助设计工具。目前已在电子工程设计等领域得到了广泛地应用。与目前流行的电路仿真软件相比较，EWB具有界面直观、操作方便等优点。他改变了有些电路仿真软件输入电路采用文本方式的不便之处，该软件在创建电路、选用元器件的测试仪器等均可以直接从屏幕图形中选取，而且测试仪器的图形与实物外形基本相似，从而大大提高了电子设计工作的效率。此外，从另一角度来看，随着计算机技术和集成电路技术的发展，现代电子与电工设计，已经步入了电子设计自动化（EDA）的时代，采用虚拟仿真的手段对电子产品进行前期工作的调试，已成为一种发展的必然趋势。通过对实际电子线路的仿真分析，从而提高对电路的分析、设计和创新能力。第二章 抢答器的设计要求 在许多比赛活动中，为了准确、公正、直观地判断出第一抢答者，通常设置一台抢答器，通过数显、灯光及音响等多种手段指示出第一抢答者。同时，还可以设置计分、犯规及奖惩计录等多种功能。本设计的具体要求是： (1) 设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。(2) 电路具有第一抢答信号的鉴别和锁存功能。(3) 系统具有计分电路。 (4) 系统具有犯规电路。 系统设计方案：系统的输入信号有：各组的抢答按钮A、B、C、D，系统清零信号CLR，系统时钟信号CLK，计分复位端RST，加分按钮端ADD，计时预置控制端LDN，计时使能端EN，计时预置数据调整按钮可以用如TA、TB表示；系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口可用如LEDA、LEDB、LEDC、LEDD表示，四个组抢答时的计时数码显示控制信号若干，抢答成功组别显示的控制信号若干，各组计分动态显示的控制信号若干。整个系统至少有三个主要模块：抢答鉴别模块；抢答计时模块；抢答计分模块，其他功能模块（犯规警告模块，输出显示模块）。第三章 抢答器的设计分析按照要求，我们可以将整个系统分为四个主要模块：抢答鉴别模块；抢答计时模块；抢答计分模块；译码显示模块。对于需显示的信息，需要增加或外接译码器，进行显示译码。考虑到实验开发平台提供的输出显示资源的限制，我们将组别显示和计时显示的译码器内设，而将各组的计分显示的译码器外接。整个系统的大致组成框图如图2.1所示。 图 2.1第四章 抢答器的抢答鉴别模块4.1抢答鉴别模块的功能抢答队伍共分为四组A,B,C,D。当主持人按下START键后，四组队伍才可以按抢答键抢答。抢答成功后表示该组的指示灯见亮起，但在主持人未按下START键之前，所有的抢答键按下均是无效的。当任意一个组抢答成功后，其余的组按抢答键无效。抢答键为A,B,C,D四个键。4.2抢答鉴别模块的源程序library ieee;use ieee.std_logic_1164.all;entity jb is port(sta:in std_logic; rst:in std_logic; a,b,c,d:in std_logic; a1,b1,c1,d1:out std_logic; states: out std_logic_vector(3 downto 0); start: out std_logic);end entity jb;architecture art of jb is constant w1: std_logic_vector:="0001" constant w2: std_logic_vector:="0010" constant w3: std_logic_vector:="0100" constant w4: std_logic_vector:="1000" signal sinor: std_logic; signal nsinor: std_logic; signal s_start: std_logic; begin sinor<=a or b or c or d; nsinor<=not(a or b or c or d); start<=s_start; process(sta,nsinor) is begin if (sta='1') then s_start<='1' elsif(nsinor'event and nsinor='1')then s_start<='0' end if; end process; process(rst,sta,sinor,nsinor) is begin if(rst='1' or sta='1' or nsinor='1')then a1<='0'b1<='0'c1<='0'd1<='0' elsif(sinor'event and sinor='1')then if(s_start='1')then if(a='1')then a1<='1'b1<='0'c1<='0'd1<='0' elsif(b='1')then a1<='0'b1<='1'c1<='0'd1<='0' elsif(c='1')then a1<='0'b1<='0'c1<='1'd1<='0' elsif(d='1')then a1<='0'b1<='0'c1<='0'd1<='1' end if; end if; end if; end process; process(sinor) is begin if(rst='1')then states<="0000" elsif(sinor'event and sinor='1')then if(s_start='1')then if(a='1')then states<=w1; elsif(b='1')then states<=w2; elsif(c='1')then states<=w3; elsif(d='1')then states<=w4; end if; end if; end if; end process;end architecture art; 4.3抢答鉴别模块的时序仿真图图 4.1抢答开始后，A组按下抢答键，抢答成功第五章 抢答器的抢答计时模块 5.1抢答计时模块的功能主持人宣布抢答成功后，按下EN键，选手开始回答，系统开始计时。TA和TB键选择计时的时间（TA：9秒，TB：7秒）5.2 抢答计时模块的源程序library ieee; use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity js is port(clr,ldn,en,clk:in std_logic; ta,tb: in std_logic; qa: out std_logic_vector(3 downto 0); qb: out std_logic_vector(3 downto 0);end entity js;architecture art of js is signal da: std_logic_vector(3 downto 0); signal db: std_logic_vector(3 downto 0);begin process(ta,clr) is begin if(clr='1')then da<="1001" elsif(ta'event and ta='1')then if(ldn='1')then if(da="0000")then da<="1001" else da<=da-1; end if; end if; end if; end process; process(tb,clr) is begin if(clr='1')then db<="0101" elsif(tb'event and tb='1')then if(ldn='1')then if db="0000"then db<="1001" else db<=db-1; end if; end if; end if; end process; process(clk) is variable tmpa: std_logic_vector(3 downto 0); variable tmpb: std_logic_vector(3 downto 0); begin if(clr='1')then tmpa:="0000" tmpb:="0000" elsif clk'event and clk='1' then if en='1'then tmpa:=da; tmpb:=db; elsif tmpa="0000"then if tmpb="0000"then tmpa:="0000" else tmpa:="1001" end if; if tmpb="0000"then tmpb:="0000" else tmpb:=tmpb-1; end if; else tmpa:=tmpa-1; end if; end if; qa<=tmpa; qb<=tmpb; end process;end architecture art; 5.3抢答计时模块的时序仿真图 图 5.1按下EN开始答题，回答问题时，选择TA模式计时第六章 抢答器的计分模块 6.1抢答计分模块的功能主持人确认选手回答正确后，按下ADD键为选手加分。 6.2抢答计分模块的源程序 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jf is port(rst: in std_logic; add: in std_logic; chose: in std_logic_vector(3 downto 0); aa2,aa1,aa0,bb2,bb1,bb0: out std_logic_vector(3 downto 0); cc2,cc1,cc0,dd2,dd1,dd0: out std_logic_vector(3 downto 0);end entity jf;architecture art of jf isbegin process(rst,add,chose) is variable a2,a1:std_logic_vector(3 downto 0); variable b2,b1:std_logic_vector(3 downto 0); variable c2,c1:std_logic_vector(3 downto 0); variable d2,d1:std_logic_vector(3 downto 0); begin if(rst='1')then a2:="0001"a1:="0000" b2:="0001"b1:="0000" c2:="0001"c1:="0000" d2:="0001"d1:="0000" elsif(add'event and add='1')then if chose="0001"then if a1="1001"then a1:="0000" if a2="1001"then a2:="0000" else a2:=a2+'1' end if; else a1:=a1+'1' end if; elsif chose="0010"then if b1="1001"then b1:="0000" if b2="1001"then b2:="0000" else b2:=b2+'1' end if; else b1:=b1+'1' end if; elsif chose="0100"then if c1="1001"then c1:="0000" if c2="1001"then c2:="0000" else c2:=c2+'1' end if; else c1:=c1+'1' end if; elsif chose="1000"then if d1="1001"then d1:="0000" if d2="1001"then d2:="0000" else d2:=d2+'1' end if; else d1:=d1+'1' end if; end if; end if; aa2<=a2;aa1<=a1;aa0<="0000" bb2<=b2;bb1<=b1;bb0<="0000" cc2<=c2;cc1<=c1;cc0<="0000" dd2<=d2;dd1<=d1;dd0<="0000" end process;end architecture art; 6.3抢答计分模块的时序仿真图图 6.1A组回答正确，加分第七章 抢答器的译码显示模块7.1译码显示模块的功能译码显示模块用于显示每组选手的分数，计时的的时间等信息。7.2译码显示模块的源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ym is port(in4: in std_logic_vector(3 downto 0); out7:out std_logic_vector(6 downto 0);end ym;architecture art of ym is begin process(in4) begin case in4 is when"0000"=>out7<="" when"0001"=>out7<="" when"0010"=>out7<="" when"0011"=>out7<="" when"0100"=>out7<="" when"0101"=>out7<="" when"0110"=>out7<="" when"0111"=>out7<="" when"1000"=>out7<="" when"1001"=>out7<="" when others=>out7<="" end case; end process;end architecture; 7.3译码显示模块的时序仿真图图 7.1输入0001，输出，在共阴极数码管上显示1第八章 抢答器的其他功能模块其他功能模块的具体信息犯规功能模块：但主持人未按下START键时，若有选手按抢答键，系统报警。犯规功能模块的源程序：library ieee;use ieee.std_logic_1164.all;entity fg is port(a,b,c,d,start:in std_logic; y:out std_logic);end fg;architecture bhv of fg isbegin process(a,b,c,d,start) begin if start='0' then if (a or b or c or d)='1' then y<='1' end if; else y<='0' end if; end process;end architecture; 犯规功能模块的时序仿真图：图 8.1B组提前抢答，报警铃鸣叫示意第九章 抢答器的顶层原理图设计9.1顶层原理图的源文件图 9.1 9.2顶层原理图的时序仿真图图 9.2A组抢答成功，问题回答正确，加分第十章 抢答器的硬件测试10.1抢答器的引脚绑定由于硬件条件的限制，只测试抢答鉴别功能的检测。实验用的芯片为GWAC3EP1C3TC144采用实验电路模式6检测，引脚绑定如下图：图 10.1ZB接共阴极数码管，A,B,C,D接按键5，6，7，8。10.2抢答器的测试结果按下5键，数码管显示1，即A组抢答成功。第十一章 课程设计的总结本次的EDA课程设计历时三个星期，时间虽短，但通过三个星期的实践，使我对EDA技术有了更进一步的了解。同时，大致懂得了一个课题制作的具体流程和实施方法。另外，课程设计对Quartus软件的使用要求较高，从而使我能较为熟练的运用此软件。在设计时，采用模块化的设计思路使得问题变的简单明了，大大缩短了时间，降低了发生错误的机侓，也便于修改和更新。课程设计中，需要找很多资料，在当今的信息化环境中，虽然资料很多，但需要仔细斟酌才能找到所要的。这次的课程设计很好的锻炼了这种能力。此外，与同学和老师的交流必不可少，我从中也学到了不少东西。课程设计是一次很好的锻炼机会，我从中学的很多知识对将来的学习和工作都有很大的帮助，十分感谢学校能提供这样一个机会。【1】EDA技术与VHDL（第2版） 潘 松 黄继业 编著 清华大学出版社.2007【2】EDA技术实验与课程设计 曹昕燕 周凤臣 聂春燕 编著 清华大学出版社. 2006【3】杭州康芯电子有限公司GW48-PK3实验系统说明书. 杭州康芯电子有限公司.2006