基于DSP的交流伺服控制系统.ppt

7.7.基于基于DSPDSP的交流的交流伺服运动控制系统伺服运动控制系统 7.1 DSP7.1 DSP运动控制系统运动控制系统 7.2 TI TMS320C2xxx7.2 TI TMS320C2xxx 7.3 TMS320C2xxx 7.3 TMS320C2xxx交流伺服系统交流伺服系统 7.1 DSP7.1 DSP运动控制系统运动控制系统 目前，运动控制系统或电动机控制系统的实现方法主要有目前，运动控制系统或电动机控制系统的实现方法主要有以下几种：以下几种：(1)(1)以模拟电路硬接线方式建立的运动控制系统。以模拟电路硬接线方式建立的运动控制系统。(2)(2)以微控制器为核心的运动控制系统。以微控制器为核心的运动控制系统。(3)(3)在通用计算机上用软件实现的运动控制系统。在通用计算机上用软件实现的运动控制系统。(4)(4)利用专用芯片实现的运动控制系统。利用专用芯片实现的运动控制系统。(5)(5)用用FPGAFPGACPLDCPLD等可编程逻辑器件实现的运动控制系统。等可编程逻辑器件实现的运动控制系统。(6)(6)以可编程以可编程DSPDSP控制器为核心构成的运动控制系统。控制器为核心构成的运动控制系统。嵌入式处理器的分类微控制器(MCU：Micro-Controller Unit)即单片机。早期比较流行的处理器，将整个计算机系统集成到一个芯片中，内部以某种微处理器为核心，并对ROM、RAM、总线、总线逻辑、定时器/计数器、I/O、串行口、A/D转换、D/A转换等必要外设加以集成。Intel 8051微处理器(MPU：Micro-Processor Unit)必须在电路板上完成嵌入式系统功能。将MPU和其必要外设装配在一起的电路板称为单板机。ARM系列，MIPS数字信号处理器(DSP:Digital Signal Processor)对系统结构和指令进行特殊设计，使其适合于执行DSP算法，编译效率较高，指令执行速度也快。TI TMS320C30片上系统(System-on-Chip,SoC)将重要处理器的内核和各种外围的芯片器件整合在一起，进一步降低功耗。Intel PCA架构；PXA 255嵌入式系统的基本组成Single Chip Computer/Micro Controller Unit（MCU）采用冯.诺依曼结构，程序和数据的存储空间合二而一除通用CPU所具有的ALU和CU，还有存储器（RAM/ROM）寄存器，时钟，计数器，定时器，串/并口，有的还有A/D，D/A INTEL MCS/48/51/96（98）MOTOROLA HCS05/011 DSP采用哈佛结构，程序和数据分开存储 采用一系列措施保证数字信号的处理速度，如对FFT的专门优化 1、DSP与MCU的比较2、DSP特点多总线：片内多条数据、地址和控制总线流水线执行：多个控制和运算部件并行工作硬件乘法器特殊片上外设：软件插入等待电路（便于与慢速设备接口）数字锁相电路PLL（有利系统稳定）丰富片上存储器类型：RAM、ROM、Flash等丰富片上外部：定时器、异步串口、同步串口、DMA控制器、HPI接口、A/D和通用I/O口等JTAG（Joint Test Action Group）标准测试接口（IEEE 1149标准接口）:便于对DSP作片上的在线仿真采用冯.诺依曼结构的处理器采用哈佛结构的DSP处理器1 1）对密集的乘法运算的支持对密集的乘法运算的支持 GPP不是设计来做密集乘法任务的，即使是一些现代的GPP，也要求多个指令周期来做一次乘法。而DSP处理器使用专门的硬件来实现单周期乘法。DSP处理器还增加了累加器寄存器来处理多个乘积的和。累加器寄存器通常比其他寄存器宽，增加称为结果bits的额外bits来避免溢出。同时，为了充分体现专门的乘法-累加硬件的好处，几乎所有的DSP的指令集都包含有显式的MAC指令。2 2）存储器结构存储器结构 传统上，GPP使用冯.诺依曼存储器结构。这种结构中，只有一个存储器空间通过一组总线（一个地址总线和一个数据总线）连接到处理器核。通常，做一次乘法会发生4次存储器访问，用掉至少四个指令周期。大多数DSP采用了哈佛结构，将存储器空间划分成两个，分别存储程序和数据。它们有两组总线连接到处理器核，允许同时对它们进行访问。这种安排将处理器存贮器的带宽加倍，更重要的是同时为处理器核提供数据与指令。在这种布局下，DSP得以实现单周期的MAC指令。还有一个问题，即现在典型的高性能GPP实际上已包含两个片内高速缓存，一个是数据，一个是指令，它们直接连接到处理器核，以加快运行时的访问速度。从物理上说，这种片内的双存储器和总线的结构几乎与哈佛结构的一样了。然而从逻辑上说，两者还是有重要的区别。GPP使用控制逻辑来决定哪些数据和指令字存储在片内的高速缓存里，其程序员并不加以指定（也可能根本不知道）。与此相反，DSP使用多个片内存储器和多组总线来保证每个指令周期内存储器的多次访问。在使用DSP时，程序员要明确地控制哪些数据和指令要存储在片内存储器中。程序员在写程序时，必须保证处理器能够有效地使用其双总线。此外，DSP处理器几乎都不具备数据高速缓存。这是因为DSP的典型数据是数据流。也就是说，DSP处理器对每个数据样本做计算后，就丢弃了，几乎不再重复使用。3 3）定点计算定点计算 大多数DSP使用定点计算，而不是使用浮点。虽然DSP的应用必须十分注意数字的精确，用浮点来做应该容易的多，但是对DSP来说，廉价也是非常重要的。定点机器比起相应的浮点机器来要便宜（而且更快）。为了不使用浮点机器而又保证数字的准确，DSP处理器在指令集和硬件方面都支持饱和计算、舍入和移位。4 4）专门的寻址方式专门的寻址方式 DSP处理器往往都支持专门的寻址模式，它们对通常的信号处理操作和算法是很有用的。例如，模块（循环）寻址（对实现数字滤波器延时线很有用）、位倒序寻址（对FFT很有用）。这些非常专门的寻址模式在GPP中是不常使用的，只有用软件来实现。5 5）执行时间的预测执行时间的预测大多数的DSP应用（如蜂窝电话和调制解调器）都是严格的实时应用，所有的处理必须在指定的时间内完成。这就要求程序员准确地确定每个样本需要多少处理时间。如果打算用低成本的GPP去完成实时信号处理的任务，执行时间的预测大概不会成为什么问题，应为低成本GPP具有相对直接的结构，比较容易预测执行时间。然而，大多数实时DSP应用所要求的处理能力是低成本GPP所不能提供的。DSP对高性能GPP的优势在于，即便是使用了高速缓存的DSP，哪些指令会放进去也是由程序员（而不是处理器）来决定的，因此很容易判断指令是从高速缓存还是从存储器中读取。DSP一般不使用动态特性，如转移预测和推理执行等。因此，由一段给定的代码来预测所要求的执行时间是完全直截了当的。从而使程序员得以确定芯片的性能限制。6 6）定点定点DSPDSP指令集指令集定点DSP指令集是按两个目标来设计的：使处理器能够在每个指令周期内完成多个操作，从而提高每个指令周期的计算效率。将存贮DSP程序的存储器空间减到最小（由于存储器对整个系统的成本影响甚大，该问题在对成本敏感的DSP应用中尤为重要）。为了实现这些目标，DSP处理器的指令集通常都允许程序员在一个指令内说明若干个并行的操作。例如，在一条指令包含了MAC操作，即同时的一个或两个数据移动。在典型的例子里，一条指令就包含了计算FIR滤波器的一节所需要的所有操作。这种高效率付出的代价是，其指令集既不直观，也不容易使用（与GPP的指令集相比）。GPP的程序通常并不在意处理器的指令集是否容易使用，因为他们一般使用象C或C+等高级语言。而对于DSP的程序员来说，不幸的是主要的DSP应用程序都是用汇编语言写的（至少部分是汇编语言优化的）。这里有两个理由：首先，大多数广泛使用的高级语言，例如C，并不适合于描述典型的DSP算法。其次，DSP结构的复杂性，如多存储器空间、多总线、不规则的指令集、高度专门化的硬件等，使得难于为其编写高效率的编译器。即便用编译器将C源代码编译成为DSP的汇编代码，优化的任务仍然很重。典型的DSP应用都具有大量计算的要求，并有严格的开销限制，使得程序的优化必不可少（至少是对程序的最关键部分）。因此，考虑选用DSP的一个关键因素是，是否存在足够的能够较好地适应DSP处理器指令集的程序员。7 7）开发工具的要求开发工具的要求 因为DSP应用要求高度优化的代码，大多数DSP厂商都提供一些开发工具，以帮助程序员完成其优化工作。例如，大多数厂商都提供处理器的仿真工具，以准确地仿真每个指令周期内处理器的活动。无论对于确保实时操作还是代码的优化，这些都是很有用的工具。GPP厂商通常并不提供这样的工具，主要是因为GPP程序员通常并不需要详细到这一层的信息。GPP缺乏精确到指令周期的仿真工具，是DSP应用开发者所面临的的大问题：由于几乎不可能预测高性能GPP对于给定任务所需要的周期数，从而无法说明如何去改善代码的性能。DSP芯片的发展 世界上第一个单片 DSP 芯片：1978年 AMI公司发布的 S2811（内部都没有单周期乘法器）。1980 年，日本 NEC 公司：P D7720是第一个具有乘法器的商用 DSP 芯片。最成功的DSP 芯片：TI 公司在1982年成功推出其第一代 DSP 芯片 TMS32010系列。第二代DSP芯片TMS32020，第三代DSP芯片TMS320C30，第四代DSP芯片TMS320C40/C44，第五代 DSP 芯片TMS320C5X/C54X，第二代DSP芯片的改进型TMS320C2XX，集多片DSP芯片于一体的高性能DSP芯片TMS320C8X以及目前速度最快的第六代DSP芯片TMS320C62X/C67X等。3、运动控制DSP选型 TI将常用的DSP芯片归纳为三大系列，即：TMS320C2000系列（包括TMS320C2X/C2XX）、TMS320C5000系列（包括TMS320C5X/C54X/C55X）、TMS320C6000系列（TMS320C62X/C67X）。TI公司DSP市场份额占全世界份额近 50。第一个采用CMOS工艺的浮点DSP：Hitachi 公司于1982年推出。1983 年 Fujitsu 公司推出的MB8764，其指令周期为 120ns，且具有双内部总线，从而使处理吞吐量发生了一个大的飞跃。而第一个高性能浮点DSP芯片应是 AT&T 公司于1984 年推出的DSP32。Motorola 公司1986年推出了定点处理器MC56001。1990年，推出了与IEEE 浮点格式兼容的浮点 DSP 芯片 MC96002。美国模拟器件公司（Analog Devices，简称AD）在DSP芯片市场上也占有一定的份额，相继推出了一系列具有自己特点的DSP芯片，其定点DSP芯片有ADSP2101/2103/2105、ASDP2111/2115、ADSP2161/2162/2164以及ADSP2171/2181，浮点DSP芯片有ADSP21000/21020、ADSP21060/21062等。TI公司DSP芯片C2000系列系列DSP子系列子系列 C2xx子系列：16位定点DSP、20MIPS 代表器件：TMS320F206PZ C24x子系列：16位定点DSP、20MIPS 代表器件：TMS320F240 LF240 x子系列：16位定点DSP、40MIPS 代表器件：TMS320LF2407F28x子系列：32位定点DSP、150MIPS 代表器件：TMS320F2812、TMS320F28101、结构概述（1）特点：）特点：两套独立的EVM模块；每个EVM模块包括2个通用的16位定时器；三个比较单元；具有空间矢量状态机、死区发生器和输出逻辑控制的PWM回路；3个捕获单元、光电编码器输入的四倍频辨向处理电路（QEP）；中断逻辑。（2）结构框图：）结构框图：7.2 TI TMS320C2xxx7.2 TI TMS320C2xxxEvent Manager Block DiagramPWM CircuitsPWM CircuitsPWM CircuitsPWM CircuitsPWM CircuitsPWM CircuitsOutput LogicOutput LogicOutput LogicOutput LogicOutput LogicOutput LogicGP Timer 1 CompareGP Timer 1 CompareGP Timer 1GP Timer 1GP Timer 2 CompareGP Timer 2 CompareGP Timer 2GP Timer 2Compare Unit 1Compare Unit 1Compare Unit 2Compare Unit 2Compare Unit 3Compare Unit 3Capture UnitsCapture UnitsMUXMUXQEPQEPCircuitCircuitOutput LogicOutput LogicOutput LogicOutput LogicEV Control Registers/LogicEV Control Registers/LogicResetPIETCLKINA/TDIRA/2ADC StartData BusCLKDIRT1PWM_T1CMPT2PWM_T2CMPPWM1PWM2PWM3PWM4PWM5PWM6CAP1/QEP1CAP2/QEP2CAP3/QEPI1（3）事件管理器的引脚事件管理器的引脚EVA:通用定时器比较输出-T1CMP/T1PWM,T2CMP/T2PWM；PWM输出-PWM16；外部时钟输入-TCLKINA,TDIRA；捕获和QEP输入-CAP1/QEP1,CAP2/QEP2,CAP3。EVB:通用定时器比较输出-T3CMP/T3PWM,T4CMP/T4PWM；PWM输出-PWM712；外部时钟输入-TCLKINB,TDIRB；捕获和QEP输入-CAP4/QEP3,CAP5/QEP4,CAP6。功率保护引脚：PDPINTA/B,低有效（保持6或者12个状态周期）封锁所有的PWM输出为高阻态（要求PDPINT中断使能，否则无效），该信号由内部时钟信号确认和同步，系统复位后即被使能。（4）事件管理器的中断管理和响应事件管理器的中断管理和响应事件管理器的中断被分为3组，每一组分配1个CPU中断号（INT2,3,4），多中断源的管理和仲裁由PIE模块处理。中断源：中断事件发生后，EVM中断标志寄存器EVA(/B)IFRA(/B/C)对应位被置1，该标志位只能由软件强制写1清除。中断使能：由中断屏蔽寄存器EVA(B)IMRA,EVA(B)IMRB,EVA(B)IMRC三个16位寄存器管理所有的中断使能位。中断请求：外设的中断标志位和中断屏蔽位置1，产生CPU INT 中断申请。CPU响应：IFR标志位和IMR使能位有效，CPU向PIE发布中断确认，IFR标志位被自动清除，CPU结束当前指令执行，取中断向量，之后操作由软件管理。PIE响应：确认CPU响应，清除PIRQ标志位，刷新PIVR寄存器，等待下一次中断。中断软件：GISR保护现场，读PIVR确定外设中断；SISR-清除外设中断标志，中断返回前使能CPU的INTM位（清除）。2 通用定时器GPTimer1个可读写的16位计数器TxCNT(x=14)1个可读写的16位比较寄存器（双缓冲）TcCMPR(x=14)1个可读写的16位的周期寄存器（双缓冲）TxPR(x=14)可读写的定时器控制寄存器TxCON(x=14)输入时钟可编程预标定器控制和中断逻辑定时器比较输出输出控制逻辑定时器2（4）可以选择定时器1（3）的周期寄存器值作为自己的定时周期3 全比较单元 特点：每个事件管理器模块包含3个全比较单元；3个16位比较寄存器CMPR13(双缓冲）；1个比较控制寄存器COMCONA/B;1个16位行为控制寄存器ACTRA/B（双缓冲）；6个3态PWM比较输出；控制和中断逻辑。（1）比较器部分）比较器部分输入信号：来自控制寄存器的控制信号；定时器T1/3的计数信号和下溢与周期匹配信号；复位信号。比较器运行模式：由COMCONx控制，比较器运行使能、比较器输出使能、比较寄存器刷新模式、SVPWM模式使能。比较器运行原理：和定时器的比较单元一致。编程处理：设置周期寄存器TxPR设置行为控制寄存器ACTRAx设置比较寄存器CMPRx设置比较控制寄存器COMCONx设置定时器控制寄存器TxCON（启动定时器等操作）（2）PWM发生器发生器硬件机构：对称和非对称波形发生器；可编程死区逻辑；输出逻辑；SVPWM状态机；基本特点：16位寄存器；可编程死区范围012us；最小死区宽度25ns；可动态改变PWM载波频率；在每个PWM周内和以后改变PWM脉冲宽度；可屏蔽功率器件保护中断PDPINT；可产称对称、非对称、空间矢量PWM波形；自动重装载机制；（3）死区发生器单元）死区发生器单元输入信号：3个全比较器的输出PH13;1个预标定输入时钟（x/1,x/2,x/4.x/32(101111)。输出信号：DTPH1,DTPH1_,DTPH2,DTPH2_,DTPH3,DTPH3_死区控制寄存器：死区时间=m*p,m：死区定时器周期DBT03；p：预标定因子DBT24（4）输出逻辑）输出逻辑输入信号：DTPH1,DTPH1_,DTPH2,DTPH2_,DTPH3,DTPH3_；ACTRx的控制位；PDPINTx和RS.输出信号：PWMx x=16;PWMy y=712；控制行为：ACTRx控制位决定PWM输出的电平的变化形式（高/低有效、强制高/低、高阻）；复位信号和PDPINTx决定是否强制PWM输出为高阻态。说明：复位信号和和有效的PDPINTx信号将复位ACTRx相对应的PWM输出状态控制位。（5）PWM波形波形PWM发生的寄存器编程：设置并加载ACTRx;如果应用死区控制，设置并加载DBTCONx;初始化CMPRx;设置并加载COMCONx;设置并加载T1CON(EVA)或T3CON(EVB)，启动定时器；刷新CMPRx;4 捕获单元特点：每个事件管理器模块（EVA和EVB）包含3个捕获单元；捕获单元可以锁存引脚变化事件的状态和时间；每个事件管理器模块的捕获单元中有：1个16位捕获控制寄存器CAPCONx、1个16位捕获FIFO状态寄存器CAPFIFOx、3个16位2级深度FIFO堆栈CAPxFIFO和CAPxFBOT、3个施密特触发捕获引脚（由器件时钟同步，状态变化需要保持2个周期）；捕获单元的时基可以选择位T1/3或T2/4；捕获事件类型有：上升沿、下降沿、双边沿。中断触发条件：2次事件捕获或者捕获FIFO堆栈不空。运行原理捕获单元操作被使能后，相应输入引脚上定义的电平变化事件发生时，GP定时器的计数值将被锁存到相应的FIFO堆栈中，如果堆栈内已经有1个以上的有效捕获事件（CAPFIFOx状态位不为0），相应的中断标志被置位。CAPFIFOx状态位反映当前发生的捕获事件状态，引脚变化到计数值被锁存的延迟是2个时钟周期。5 正交编码脉冲（QEP）电路用于处理光电编码器的A、B相脉冲信号，以获得四倍频时钟和方向信号。引脚和捕获单元共用，由CAPCONx控制寄存器管理；QEP电路的输出为时钟脉冲信号和计数方向信号，作为定时器T2/4的时基（此时定时器2/4应工作在方向增减计数方式）。寄存器编程处理：根据需要设置定时器2/4的计数值寄存器、周期寄存器和比较寄存器-构造定时器2/4为方向增减计数方式并以QEP回路作为时钟源构造CAPCONx使能QEP回路。7.3 DSP伺服系统7.3.1 基于DSP的伺服系统组成7.3.2 硬件电路设计7.3.3 基于DSP的伺服系统的接口设计增量式光电编码器接口 光电编码器的脉冲信号时序图 ADC电流采样波形示意图 典型逆变器主电路 互补输出的PWM波形 7.3.4 软件设计1.主程序 中断服务程序