建立时间和保持时间31545.docx
建立时间（Tsu：set up time）是指在时钟沿到来之前数据从不稳定到稳定所需的时间，如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器；保持时间（Th：hold time）是指数据稳定后保持的时间，如果保持时间不满足要求那么数据同样也不能被稳定的打入触发器。建立与保持时间的简单示意图如下图1所示。图1 保持持时间与与建立时时间的示示意图在FPPGA设设计的同同一个模模块中常常常是包包含组合合逻辑与与时序逻逻辑，为为了保证证在这些些逻辑的的接口处处数据能能稳定的的被处理理，那么么对建立立时间与与保持时时间建立立清晰的的概念非非常重要要。下面面在认识识了建立立时间与与保持时时间的概概念上思思考如下下的问题题。举一一个常见见的例子子。图2 同步步设计中中的一个个基本模模型图2为为统一采采用一个个时钟的的同步设设计中一一个基本本的模型型。图中中Tcoo是触发发器的数数据输出出的延时时；Tddelaay是组组合逻辑辑的延时时；Tssetuup是触触发器的的建立时时间；TTpd为为时钟的的延时。如如果第一一个触发发器D11建立时时间最大大为T11maxx，最小小为T11minn，组合合逻辑的的延时最最大为TT2maax，最最小为TT2miin。问问第二个个触发器器D2立立时间TT3与保保持时间间T4应应该满足足什么条条件，或或者是知知道了TT3与TT4那么么能容许许的最大大时钟周周期是多多少。这这个问题题是在设设计中必必须考虑虑的问题题，只有有弄清了了这个问问题才能能保证所所设计的的组合逻逻辑的延延时是否否满足了了要求。下面通通过时序序图来分分析：设设第一个个触发器器的输入入为D11，输出出为Q11,第二二个触发发器的输输入为DD2，输输出为QQ2；时钟统统一在上上升沿进进行采样样，为了了便于分分析我们们讨论两两种情况况即第一一：假设设时钟的的延时TTpd为为零，其其实这种种情况在在FPGGA设计计中是常常常满足足的，由由于在FFPGAA 设计计中一般般是采用用统一的的系统时时钟，也也就是利利用从全全局时钟钟管脚输输入的时时钟，这这样在内内部时钟钟的延时时完全可可以忽略略不计。这这种情况况下不必必考虑保保持时间间，因为为每个数数据都是是保持一一个时钟钟节拍同同时又有有线路的的延时，也也就是都都是基于于CLOOCK的的延迟远远小于数数据的延延迟基础础上，所所以保持持时间都都能满足足要求，重重点是要要关心建建立时间间，此时时如果DD2的建建立时间间满足要要求那么么时序图图应该如如图3所所示。从图中中可以看看出如果果：T-TTco-Tdeelayy>T33即： Tdeelayy< TT-Tcco-TT3那么就就满足了了建立时时间的要要求，其其中T为为时钟的的周期，这这种情况况下第二二个触发发器就能能在第二二个时钟钟的升沿沿就能稳稳定的采采到D22，时序序图如图图3所示示。图3 符合合要求的的时序图图如果组组合逻辑辑的延时时过大使使得T-TTco-Tdeelayy<T33那么将将不满足足要求，第第二个触触发器就就在第二二个时钟钟的升沿沿将采到到的是一一个不定定态，如如图4所所示。那那么电路路将不能能正常的的工作。图4 组合合逻辑的的延时过过大时序序不满足足要求从而可可以推出出T-TTco-T2mmax>>T33这也就就是要求求的D22的建立立时间。从上面面的时序序图中也也可以看看出，DD2的建建立时间间与保持持时间与与D1的的建立与与保持时时间是没没有关系系的，而而只和DD2前面面的组合合逻辑和和D1的的数据传传输延时时有关，这这也是一一个很重重要的结结论。说说明了延延时没有有叠加效效应。第二种种情况如如果时钟钟存在延延时，这这种情况况下就要要考虑保保持时间间了，同同时也需需要考虑虑建立时时间。时时钟出现现较大的的延时多多是采用用了异步步时钟的的设计方方法，这这种方法法较难保保证数据据的同步步性，所所以实际际的设计计中很少少采用。此此时如果果建立时时间与保保持时间间都满足足要求那那么输出出的时序序如图55所示。图5 时钟钟存在延延时但满满足时序序从图55中可以以容易的的看出对对建立时时间放宽宽了Tppd，所所以D22的建立立时间需需满足要要求：TpddT-Tcoo-T22maxx>TT3由于建建立时间间与保持持时间的的和是稳稳定的一一个时钟钟周期，如如果时钟钟有延时时，同时时数据的的延时也也较小那那么建立立时间必必然是增增大的，保保持时间间就会随随之减小小，如果果减小到到不满足足D2的的保持时时间要求求时就不不能采集集到正确确的数据据，如图图6所示示。这时即即T（TTpdTcoo-T22minn）<TT4,就就不满足足要求了了，所以以D2的的保持时时间应该该为：T（TTpd+TTTco-T2mmin）>>T44 即TTcoT2mmin-Tpdd>TT4从上式式也可以以看出如如果Tppd00也就是是时钟的的延时为为0那么么同样是是要求TTcoT2mmin>>T4，但但是在实实际的应应用中由由于T22的延时时也就是是线路的的延时远远远大于于触发器器的保持持时间即即T4所所以不必必要关系系保持时时间。图6 时钟钟存在延延时且保保持时间间不满足足要求下面用数字字来说明明一下加加深理解解（以下下举例暂暂不考虑虑holld ttimee）：建立时间TTsettup=Tdeelayy+ TTco- Tppd假设设Tcoo（触发发器固有有的建立立时间）= 2nns 假设11，Cllockk Deelayy =00，Daata dellay="0""，那么么数据pportt的新数数据必须须在时钟钟porrt的时时钟沿到到来之前前2nss赶到数数据poort，才才能满足足触发器器的Tcco。 假设设2，CClocck ddelaay=""0"，ddataa Deelayy = 3nss，那么么数据pportt的新数数据必须须在时钟钟porrt的时时钟沿到到来之前前5nss就得赶赶到数据据porrt，其其中的33ns用用来使新新数据从从数据pportt赶到触触发器的的D端(由于ddataa Deelayy ），剩剩下的22ns用用来满足足触发器器的Tcco。 假设33，Cllockk deelayy="11ns""，daata Dellay = 33ns，由由于时钟钟porrt的时时钟沿推推后1nns到达达触发器器的时钟钟端，那那么数据据porrt的新新数据只只需在时时钟poort的的时钟沿沿到来之之前4nns赶到到数据pportt即可。 假设44，假设设时钟的的周期TT=4nns，即即你的系系统需要要运行在在2500M频率率上，那那么以上上的假设设中，假假设2显显然是不不成立的的，也就就是说在在假设22的情况况下，你你的系统统运行频频率是低低于2550M的的，或者者说在2250MM系统里里是有ssetuup ttimee viiolaatioon的。在在假设22的情况况下，由由于Tcco及TTpd均均是FPPGA的的固有特特性，要要想满足足4nss的T，那那么唯一一你能做做的就是是想方设设法减小小Tdeelayy，也就就是数据据路径的的延时。即即所谓的的找出关关键路径径，想办办法优化化之。 总结结，在实实际的设设计中，对对于一个个给定的的IC,其实我我们很容容易看到到T，TTpd，TTsettup，TTh都是是固定不不变的（在在跨时钟钟域时，TTpd会会有不同同），那那么我们们需要关关心的参参数就是是Tdeelayy，即数数据路径径的延时时，控制制好了这这个延时时，那我我们的设设计就不不会存在在建立时时间和保保持时间间不满足足的情况况了！ 后记：有个个著名的的笔试题题,这样样说道：时钟周周期为TT,触发发器D11的建立立时间最最大为TT1maax，最最小为TT1miin，该该触发器器的数据据输出延延时为TTco。组组合逻辑辑电路最最大延迟迟为 TT2maax,最最小为TT2miin。假假设D11在前，DD2去采采样D11的数据据（实际际就是对对图2的的文字描描述），问问，触发发器D22的建立立时间TT3和保保持时间间应满足足什么条条件。这这里给出出一个简简易公式式供大家家死记一一下，以下两个公公式确定定了D22的Tssetuup和TTholld：1) D11的Tcco + maax数据据链路延延时 + D22的Tssetuup << T（即即T3 < TT - Tcoo - T2mmax）2) D11的Tcco + miin数据据链路延延时 >> D22的Thholdd（即TT4< Tcco + T22minn）其实上面的的式2可可以从TT3+TT4=TT推出，不不过要注注意把11)中的的T2mmax改改为T22minn即可。总之，建立立时间长长了，保保持时间间就短了了。实际中，某某条数据据链路延延时是一一个定值值，只不不过要求求它落在在区间T2mmin，TT2maax。这这也是TT2miin和TT2maax的实实际意义义。从现实设计计出发，个个人觉得得这个题题改为考考T2mmax和和T2mmin更更合适，那那是不是是有更多多人犯晕晕呢？！hohho如果是那样样的话，大大家自己己变个形形吧_欢迎讨论！
