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环境下的设计环境下的设计本讲稿第一页，共二十三页2023/1/3111.1 FPGA11.1 FPGA设计初步设计初步FPGA是现场可编程门阵列是现场可编程门阵列(Field Programmable Gate Array)的简称，它具有体系结构和逻辑单元灵活、集成度高级适用范围的简称，它具有体系结构和逻辑单元灵活、集成度高级适用范围宽的特点，兼容了宽的特点，兼容了PLD和通用门阵列的特点，同一片和通用门阵列的特点，同一片FPGA通过通过不同的编程数据可以产生不同的电路功能，因此可以实现不同的编程数据可以产生不同的电路功能，因此可以实现大规模的集成电路设计。在进行大规模的集成电路设计。在进行FPGA项目设计之前，首先项目设计之前，首先要了解要了解FPGA设计的相关基础知识，包括基本概念、设计流程等。设计的相关基础知识，包括基本概念、设计流程等。11.1.1 FPGA11.1.1 FPGA的基本概念的基本概念11.1.2 FPGA11.1.2 FPGA设计流程设计流程11.1.3 VHDL11.1.3 VHDL语言简介语言简介2023/1/3清华大学出版社Page 2本讲稿第二页，共二十三页11.1.1 FPGA11.1.1 FPGA的基本概念的基本概念FPGA是现场可编程门阵列是现场可编程门阵列(Field Programmable Gate Array)的简称，通常包含三类可编程资源：可编程逻辑功能块、的简称，通常包含三类可编程资源：可编程逻辑功能块、可编程可编程I/O块和可编程内部互连。块和可编程内部互连。可编程逻辑功能块：它是实现用户功能的基本单元，它可编程逻辑功能块：它是实现用户功能的基本单元，它们通常排列成一个阵列，散布于整个芯片；们通常排列成一个阵列，散布于整个芯片；可编程可编程I/O块：用于完成芯片上逻辑与外部封装脚的接口，块：用于完成芯片上逻辑与外部封装脚的接口，常围绕着阵列排列于芯片四周；常围绕着阵列排列于芯片四周；可编程内部互连：它包括各种长度的连线线段和一些可编程连可编程内部互连：它包括各种长度的连线线段和一些可编程连接开关，它们将各个可编程逻辑块或接开关，它们将各个可编程逻辑块或I/O块连接起来，构成特定块连接起来，构成特定功能的电路。功能的电路。2023/1/3清华大学出版社Page 3本讲稿第三页，共二十三页FPGAFPGA内部多采用查找表的结构。内部多采用查找表的结构。查找表简称为查找表简称为LUT(Look-Up-Table)，LUT本质上就是一个本质上就是一个RAM。目前。目前FPGA中多使用中多使用4输入的输入的LUT，所以每一个，所以每一个LUT都都可以看成一个具有可以看成一个具有4位地址线的位地址线的161的的RAM。基于查找表（基于查找表（LUTLUT）的）的FPGAFPGA的结构的结构采用这种查找表结构的采用这种查找表结构的FPGA有有Altera的的ACEX和和APEX系列系列及及Xilinx的的Spartan和和Virtex系列等。系列等。查找表结构的查找表结构的FPGAFPGA逻辑实现原理逻辑实现原理2023/1/3清华大学出版社Page 4本讲稿第四页，共二十三页11.1.2 FPGA11.1.2 FPGA设计流程设计流程1 1创建创建FPGAFPGA项目项目2 2设置设置FPGAFPGA项目的属性项目的属性创建好创建好FPGA项目之后，还需要对相关属性，如错误报告、比较项目之后，还需要对相关属性，如错误报告、比较器、综合和仿真等进行设置，以帮助项目的设计和优化。器、综合和仿真等进行设置，以帮助项目的设计和优化。3 3VHDLVHDL编译环境编译环境在已创建的在已创建的FPGA项目中，执行菜单命令项目中，执行菜单命令【文件文件】【创建创建】【VHDL文件文件】，在项目文件夹中将自动生成一个，在项目文件夹中将自动生成一个VHDLl.Vhd文件文件VHDLl.Vhd文件。同时，此文件在主窗口文件。同时，此文件在主窗口中被打开，处于文本编辑器状态。中被打开，处于文本编辑器状态。2023/1/3清华大学出版社Page 5本讲稿第五页，共二十三页11.1.3 VHDL11.1.3 VHDL语言简介语言简介目前最主要的硬件描述语言是目前最主要的硬件描述语言是VHDL和和Verilog HDL。VHDL是超高速集成电路硬件描述语言（是超高速集成电路硬件描述语言（Very High Speed Integrated Circuit Hardware Description Language）的简）的简称，它发展得较早，语法严格；称，它发展得较早，语法严格；Verilog HDL是在是在C语言的基础上发展起来的一种硬件描述语言，语言的基础上发展起来的一种硬件描述语言，语法较自由。语法较自由。一个完整的一个完整的VHDL程序包括实体程序包括实体(entity)、结构体、结构体(architecture)、配置、配置(configuration)、包、包(package)、库、库(library)5个部分。其中，前个部分。其中，前4个部分是可分别编译的源设计单个部分是可分别编译的源设计单元。元。VHDL程序结构可以用图程序结构可以用图11-10表示。表示。2023/1/3清华大学出版社Page 6本讲稿第六页，共二十三页2023/1/3清华大学出版社Page 7图11-11 VHDL程序结构本讲稿第七页，共二十三页1.实体说明实体说明实体说明是一个器件的外观视图，即从外部看到的器件外貌，包括端口等。实体说明是一个器件的外观视图，即从外部看到的器件外貌，包括端口等。实体说明也可以定义参数，并把参数从外部传入模块内部。任何一个基本设实体说明也可以定义参数，并把参数从外部传入模块内部。任何一个基本设计单元的实体说明都具有如下结构：计单元的实体说明都具有如下结构：ENTITY实体名实体名IS GENERIC(类属表类属表)；PORT(端口表端口表)；实体说明部分；实体说明部分；BEGIN 实体语句部分；实体语句部分；END ENTITY实体名实体名；中的内容是可选的，即可以没有这部分内容。中的内容是可选的，即可以没有这部分内容。2023/1/3清华大学出版社Page 8本讲稿第八页，共二十三页2端口说明端口说明端口说明是对设计实体与外部接口的描述，也可以说是对外部引脚信号端口说明是对设计实体与外部接口的描述，也可以说是对外部引脚信号的名称、数据类型和输入输出方向的描述。端口为设计实体和其外部环的名称、数据类型和输入输出方向的描述。端口为设计实体和其外部环境通信的动态信息提供通道，其功能对应于电路图符号的一个引脚。实境通信的动态信息提供通道，其功能对应于电路图符号的一个引脚。实体说明中的每一个体说明中的每一个I/O信号被称为一个端口，一个端口就是一个数据对信号被称为一个端口，一个端口就是一个数据对象。每个端口必须有一个名字、一个通信模式和一个数据类型。是象。每个端口必须有一个名字、一个通信模式和一个数据类型。是实体的重要组成部分。端口说明的一般格式为：实体的重要组成部分。端口说明的一般格式为：Port(端口名：模式端口名：模式 数据类型名；数据类型名；端口名：模式端口名：模式 数据类型名）；数据类型名）；2023/1/3清华大学出版社Page 9本讲稿第九页，共二十三页3结构体结构体结构体是次级设计单元，具体指明了该设计实体的结构或行为，定义了该设结构体是次级设计单元，具体指明了该设计实体的结构或行为，定义了该设计实体的功能，规定了该设计实体的数据流程，指定了该实体中内部元器件计实体的功能，规定了该设计实体的数据流程，指定了该实体中内部元器件的连接关系，把一个设计的输入和输出之间的关系建立起来。由于结构体是的连接关系，把一个设计的输入和输出之间的关系建立起来。由于结构体是对实体功能的具体描述，因此一定要跟在实体的后面。对实体功能的具体描述，因此一定要跟在实体的后面。一个结构体的一般书写格式为：一个结构体的一般书写格式为：ARCHITECTURE 结构体名结构体名 OR 实体名实体名 IS定义语句定义语句BEGIN并行处理语句并行处理语句进程语句进程语句 -器件的功能实现部分器件的功能实现部分END结构体名；结构体名；2023/1/3清华大学出版社Page 10本讲稿第十页，共二十三页4.描述风格描述风格描述风格也就是建模方法。描述风格也就是建模方法。用用VHDL语言描述结构体有语言描述结构体有4种方法。种方法。(1)行为描述法：采用进程语句，顺序描述被称为设计实体的行为。行为描述法：采用进程语句，顺序描述被称为设计实体的行为。(2)数据流描述法：采用进程语句，顺序描述数据流在控制流作用下数据流描述法：采用进程语句，顺序描述数据流在控制流作用下被加工、处理、存储的全过程。被加工、处理、存储的全过程。(3)结构描述法：采用并行处理语句描述设计实体内的结构组织和元器件互连关系。结构描述法：采用并行处理语句描述设计实体内的结构组织和元器件互连关系。(4)混合描述法：采用多个进程混合描述法：采用多个进程(process)、多个模块、多个模块(blocks)、多个子、多个子程序程序(subprograms)的子结构方式，是将前三种基本的描述方法组合起来。的子结构方式，是将前三种基本的描述方法组合起来。2023/1/3清华大学出版社Page 11本讲稿第十一页，共二十三页11.2 11.2 对对VHDLVHDL和原理图的混合设计与仿真和原理图的混合设计与仿真Protel DXP不不仅仅支支持持原原理理图图的的输输入入方方 法法 和和VHDL输输 入入 方方 法法，还还 支支 持持VHDL和和原原理理图图混混合合输输入入方方法法，该该方方法法在在适适合合用用VHDL的的地地方方用用VHDL，适适合合用用原原理理图图的的地地方方用用原原理理图图，既既增增强强了了电电路路的的可可移移植植性性，又又减减轻轻了了设设计计者者的的设设计计压压力力，提提高高了了设设计计效效率。率。2023/1/3清华大学出版社Page 12图11-12 采用VHDL和原理图相结合的输入方法设计流程本讲稿第十二页，共二十三页11.2.1 11.2.1 创建混合创建混合FPGAFPGA项目项目2023/1/3清华大学出版社Page 13【实例实例11-111-1】1 1位二进制全加器设计位二进制全加器设计本例中，要求采用VHDL和原理图的混合设计方法，设计一个一位的二进制全加器。全加器的VHDL和原理图的混合设计原理图如图11-13所示。图11-13 1位二进制全加法器本讲稿第十三页，共二十三页2023/1/3清华大学出版社Page 14abSoco0000011010101101一位二进制半加器真值表如表11-2所示。其中a、b是输入端，So是和、Co进位端。表11-2 二进制半加器真值表本讲稿第十四页，共二十三页11.3 FPGA11.3 FPGA属性设置属性设置在在Protel DXP的的FPGA项目设计过程中，一般都要通过端口项目设计过程中，一般都要通过端口属性、元件符号属性、项目属性、文件属性和导线属性等对话属性、元件符号属性、项目属性、文件属性和导线属性等对话框的框的【参数参数】面板中对面板中对FPGA项目进行相应的参数设置。一般项目进行相应的参数设置。一般有两种属性：一般属性和高级属性。有两种属性：一般属性和高级属性。11.3.111.3.1一般属性一般属性11.3.211.3.2高级属性高级属性2023/1/3清华大学出版社Page 15本讲稿第十五页，共二十三页11.3.111.3.1一般属性一般属性几乎所有的几乎所有的FPGAFPGA项目设计中都要对项目进行一般属性的设置。项目设计中都要对项目进行一般属性的设置。一般属性主要用来设置目标器件以及一般属性主要用来设置目标器件以及FPGAFPGA项目中的引脚锁定的项目中的引脚锁定的相关信息。相关信息。1【引脚锁定引脚锁定】属性属性 【引脚锁定引脚锁定】属性用于锁定目标器件中用于信号传递和数据属性用于锁定目标器件中用于信号传递和数据交换的引脚。交换的引脚。【引脚锁定引脚锁定】属性主要放置在项目顶层文件中的端属性主要放置在项目顶层文件中的端口上，通过添加或者修改参数来设置引脚的属性。口上，通过添加或者修改参数来设置引脚的属性。【引脚锁定引脚锁定】属性的参数语法如下：属性的参数语法如下：NAME:PINNUM TYPE:STRING VALUE:2023/1/3清华大学出版社Page 16本讲稿第十六页，共二十三页 2 2【目标器件目标器件】属性属性 任何任何FPGAFPGA项目的设计都是先软件仿真，然后再对器件进行选项目的设计都是先软件仿真，然后再对器件进行选型和连接。型和连接。【目标器件目标器件】属性主要用于向布局和布线工具传送属性主要用于向布局和布线工具传送信息，以方便后面软件设计向硬件的转化。信息，以方便后面软件设计向硬件的转化。【目标器件目标器件】属性属性设定的参数语法如下：设定的参数语法如下：NAME:PART NAME NAME:PART NAME TYPE:STRING TYPE:STRING VALUE:VALUE:2023/1/3清华大学出版社Page 17本讲稿第十七页，共二十三页 11.3.2 11.3.2高级属性高级属性 高级属性主要用于优化高级属性主要用于优化EDIFEDIF文件，同时也可为器件或端口加入文件，同时也可为器件或端口加入更多的用于设计的信息。更多的用于设计的信息。Protle DXPProtle DXP中的高级属性包括中的高级属性包括【关关键路径键路径】属性、属性、【约束缓冲约束缓冲】属性，属性，【FPGA_GSRFPGA_GSR】属性、属性、【时钟缓冲时钟缓冲】属性。属性。1【关键路径关键路径】属性属性参数语法：参数语法：NAME:CRITICAL TYPE:BOOLEAN VALUE:TRUE【关键路径关键路径】属性中的关键路径主要是指目标器件中关键信号的路径。属性中的关键路径主要是指目标器件中关键信号的路径。2023/1/3清华大学出版社Page 18本讲稿第十八页，共二十三页2【约束缓冲约束缓冲】属性属性参数语法：参数语法：NAME:INHIBITBUF TYPE:BOOLEAN VALUE:TRUE约束缓冲约束缓冲属性主要用于在属性主要用于在【Insert I/O-Buffers】选项打开时，禁选项打开时，禁止向端口插入止向端口插入I/O缓冲。缓冲。2023/1/3清华大学出版社Page 19本讲稿第十九页，共二十三页3.【FPGA_GSR】属性属性 参数语法：参数语法：NAME:FPGA_GSR TYPE:BOOLEAN VALUE:TRUE如果将如果将FPGA项目的各各部分分开进行编译，或者当前编译后项目的各各部分分开进行编译，或者当前编译后的的EDIF文件将与其他项目连接，那么顶层的文件中必须文件将与其他项目连接，那么顶层的文件中必须有有STARTUP符号，而其他层的符号，而其他层的RESET端则必须添加一个端则必须添加一个【FPGA_GSR】属性。一旦为端口加入了属性。一旦为端口加入了【FPGA_GSR】属性，属性，那么这个端口将不与任何触发器的置那么这个端口将不与任何触发器的置1和置和置0端连接。端连接。2023/1/3清华大学出版社Page 20本讲稿第二十页，共二十三页 4【时钟缓冲时钟缓冲】属性属性 参数语法：参数语法：NAME:CLOCK_BUFFER TYPE:BOOLEAN VALUE:TRUE【时钟缓冲时钟缓冲】属性主要用于在属性主要用于在【Insert I/O Buffers】选项打开时，为选项打开时，为输入缓冲加入时钟缓冲。如果没有加入输入缓冲，则只需要在系统时钟之前放置输入缓冲加入时钟缓冲。如果没有加入输入缓冲，则只需要在系统时钟之前放置一个时钟缓冲符号即可。一个时钟缓冲符号即可。2023/1/3清华大学出版社Page 21本讲稿第二十一页，共二十三页11.4 Protel DXP11.4 Protel DXP和和Altera FPGAAltera FPGA接口接口 Protel DXP支持几乎所有的支持几乎所有的Altera的元件集成库，如表的元件集成库，如表11-4所示。所示。2023/1/3清华大学出版社Page 22型号FPGA库StratixAltera FPGAApex 20k/20kE/20KC/IIAltera FPGAFlex 10K/A/B/EAltera FPGAFlex 6000/8000Altera FPGAAcex 1kAltera FPGAMax3000A/5000A/9000AAltera FPGAMax7000/A/E/S/AEAltera FPGAClassicAltera FPGAMercuryAltera FPGA表11-4 Protel DXP支持的Altera库本讲稿第二十二页，共二十三页11.5 11.5 实例讲解实例讲解2023/1/3清华大学出版社Page 23【实例实例11-111-1】VHDL VHDL与原理图的混合设计与原理图的混合设计本实例中，要求利用VHDL和原理图的混合输入方法，设计一个2位的十进制计数器。计数器的VHDL和原理图的混合设计原理图如图11-38所示。图11-38 连接好的顶层原理图的设计本讲稿第二十三页，共二十三页