【教学课件】第10章数字VLSI系统设计基础.ppt

东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所1/935第第10章章数字数字VLSI系统设计基础系统设计基础东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所2/93510.1HDL语言简介语言简介东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所3/93510.1.1VerilogHDL语言介绍语言介绍东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所4/935可用于算法级、门级、寄存器级、开关级建模；可用于算法级、门级、寄存器级、开关级建模；可用时序建模；可用时序建模；大量的大量的Verilog仿真器；仿真器；与与C语言类似，许多结构借鉴语言类似，许多结构借鉴C语言；语言；具备扩展的建模能力；具备扩展的建模能力；语言标准为语言标准为IEEEStd1364-1995(1995年年)。Verilog的特点的特点东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所5/935模块是基本的电路描述单位，用于描述具体的设计。模块是基本的电路描述单位，用于描述具体的设计。可描述模块的外部端口，以便于模块间的通信和系统设计。可描述模块的外部端口，以便于模块间的通信和系统设计。模块间可相互调用。模块间可相互调用。实例：半加器实例：半加器moduleHalfAdder(A,B,Sum,Carry);inputA,B;outputSum,Carry;assign#2Sum=AB;assign#5Carry=A&B;endmodule模块模块说明语句说明语句执行语句执行语句1.模块模块东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所6/935Verilog模块有四种描述方式：模块有四种描述方式：1)数据流描述方式数据流描述方式;2)行为描述方式行为描述方式;3)结构描述方式结构描述方式;4)混合描述方式。混合描述方式。东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所7/9352.数据流描述方式数据流描述方式moduleHalfAdder(A,B,Sum,Carry);inputA,B;outputSum,Carry;assign#2Sum=AB;assign#5Carry=A&B;endmodule基本机制：使用连续赋值语句基本机制：使用连续赋值语句以以assign为前缀的语句是连续赋值语句；为前缀的语句是连续赋值语句；连续赋值语句是并发执行的，执行顺序连续赋值语句是并发执行的，执行顺序与描述顺序无关。与描述顺序无关。例如：例如：东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所8/9352-4解码器电路timescale1ns/1nsmoduleDecoder2x4(A,B,EN,Z);inputA,B,EN;output 0:3 Z;wireAbar,Bbar;assign#1 Abar=A;assign#1 Bbar=B;assign#2 Z0=(Abar&Bbar&EN);assign#2 Z1=(Abar&B&EN);assign#2 Z2=(A&Bbar&EN);assign#2 Z3=(A&B&EN);endmodule东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所9/935timescale1ns/1nsmoduleDecoder2x4(A,B,EN,Z);inputA,B,EN;output 0:3 Z;wireAbar,Bbar;assign#1 Abar=A;assign#1 Bbar=B;assign#2 Z0=(Abar&Bbar&EN);assign#2 Z1=(Abar&B&EN);assign#2 Z2=(A&Bbar&EN);assign#2 Z3=(A&B&EN);endmodule东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所10/9353.行为描述方式行为描述方式使用下述过程语句描述：使用下述过程语句描述：1)initial语句：语句：此语句只执行一次。此语句只执行一次。2)always语句：此语句总是循环执行。语句：此语句总是循环执行。initial和和always语句中被赋值的对象只能是寄存器型。语句中被赋值的对象只能是寄存器型。语句语句initial和和always在在0时刻开始并发执行。时刻开始并发执行。东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所11/9351位全加器电路位全加器电路modulev3(A,B,Cin,Sum,Cout);inputA;inputB;inputCin;outputSum;outputCout;regSum,Cout;regT1,T2,T3;always(AorBorCin)beginSum=(AB)Cin;T1=A&Cin;T2=B&Cin;T3=A&B;Cout=(T1|T2)|T3;endendmodule东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所12/935initial语句的实例：语句的实例：timescale1ns/1nsmoduleTest(Pop,Pid);outputPop,Pid;regPop,Pid;initialbeginPop=0;Pid=0;Pop=#51;Pid=#31;Pop=#60;Pid=#20;endendmoduleinitial语句中包含一个顺序过程。语句中包含一个顺序过程。PopPid东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所13/9354.结构描述方式结构描述方式结构描述方式结构描述方式使用的结构：使用的结构：1）开关级原语）开关级原语(在晶体管级在晶体管级)；2）内置门原语或用户定义的原语）内置门原语或用户定义的原语(在门级在门级)；3）模块实例）模块实例(创建层次结构创建层次结构)。结构间通过使用连线来相互连接。结构间通过使用连线来相互连接。东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所14/935全加器电路实例全加器电路实例moduleFA_S(A,B,Cin,Sum,Cout);inputA,B,Cin;outputSum,Cout;wireS1,T1,T2,T3;xorX1(S1,A,B),X2(Sum,S1,Cin);andA1(T3,A,B),A2(T2,B,Cin),A3(T1,A,Cin),orO1(Cout,T1,T2,T3);endmodule内置门的实例语句。内置门的实例语句。门实例由连线类型变量门实例由连线类型变量S1、T1、T2和和T3互连。互连。东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所15/9355.混合描述方式混合描述方式1位全加器的实例：位全加器的实例：moduleFA_M(A,B,Cin,Sum,Cout);inputA,B,Cin;outputSum,Cout;regCout,T1,T2,T3;wireS1;xorX1(S1,A,B);/门实例语句。门实例语句。always(AorBorCin)/always语句。语句。beginT1=A&Cin;T2=B&Cin;T3=A&B;Cout=(T1|T2)|T3;endassignSum=S1Cin;/连续赋值语句。连续赋值语句。endmodule结构结构行为行为数据流数据流东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所16/9356.语言要素语言要素标识符、标识符、注释、注释、数值、数值、编译指令、编译指令、系统任务、系统任务、系统函数、系统函数、连线、连线、寄存器。寄存器。东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所17/935标识符、注释和语言书写的格式标识符、注释和语言书写的格式标识符标识符是任意一组字母、数字、是任意一组字母、数字、$和下划线的组合和下划线的组合;标识符标识符的第一个字符必须是字母或下划线的第一个字符必须是字母或下划线;标识符标识符区分大小。区分大小。Count、COUNT、_R1_D2、R56_68、FIVE$转义符常用于打印或显示的控制，它以转义符常用于打印或显示的控制，它以(反斜线反斜线)开头。开头。74007400.*.*.$.$*QQ东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所18/935关键词总是小写关键词总是小写:如如always、begin等等。等等。两种两种注释注释形式，与形式，与C+语言相同：语言相同：形式一：形式一：/*注释字符串注释字符串*/，可以扩展至多行。，可以扩展至多行。形式二：形式二：/注释字符串，在本行结束。注释字符串，在本行结束。采用自由格式书写，其语句可以跨行编写，也可在一行内编写。采用自由格式书写，其语句可以跨行编写，也可在一行内编写。moduleFAM(A,B,Cin,Sum,Cout);inputA,B,Cin;outputSum,Cout;regCout,T1,T2,T3;wireS1;xorX1(S1,A,B);/门实例语句。门实例语句。always(AorBorCin)/*always语句语句*/beginT1=A&Cin;T2=B&Cin;T3=A&B;Cout=T1|T2|T3;endassignSum=S1Cin;/*连续连续赋值赋值语句语句*/endmodule东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所19/9351.整数型整数型整型数有两种书写方式：整型数有两种书写方式：1）简单的十进制数格式；）简单的十进制数格式；2）基数格式。）基数格式。简单的十进制数格式如：简单的十进制数格式如：32、15。基数格式的形式为：基数格式的形式为：位长位长基基值值其中，位长是可选的。其中，位长是可选的。基有：基有：o(O)(8进制进制)；b(B)(2进制进制)；d(D)(10进制进制)；h(H)(16进制进制)。5O37/5位位8进制数进制数4D2/4位位10进制数进制数4B1x01/4位二进制数位二进制数7Hx/7位位x，即，即xxxxxxx4hZ/4位位z，即，即zzzzo721/9位八进制数位八进制数hAF/8位十六进制数位十六进制数10b10/左边添左边添0，得，得000000001010bx0 x1/左边添左边添x，得，得xxxxxxx0 x13b10010011/最左边的位被截断，最左边的位被截断，得得3b011x/z：在：在16进制值中代表进制值中代表4位位x/z，在在8进制中代表进制中代表3位位x/z，在在2进制中代表进制中代表1位位x/z。基数格式的数为无符号数。基数格式的数为无符号数。东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所20/9352.实数实数实数可以用下列两种形式定义：实数可以用下列两种形式定义：1)十进制计数法；十进制计数法；2.05.67811572.120.12./非法：小数点两侧必须有非法：小数点两侧必须有1位数字位数字2)科学计数法；科学计数法；23_5.1e223510.0;忽略下划线忽略下划线3.6E2360.0(e与与E相同相同)5E40.0005实数通过四舍五入被转换为最相近的整数。实数通过四舍五入被转换为最相近的整数。42.446，42.45转换为整数转换为整数4292.5,92.699转换为整数转换为整数9315.62转换为整数转换为整数1626.22转换为整数转换为整数26东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所21/9353.字符串字符串字符串用双引号给出，例如字符串用双引号给出，例如:INTERNALERROR，字符串是字符串是8位位ASCII值的序列，存储值的序列，存储“INTERNALERROR”需要需要8*14位。位。reg1:112Message;Message=INTERNALERROR;反斜线反斜线()用于对确定的特殊字符转义，例如：用于对确定的特殊字符转义，例如：n换行符、换行符、t制表符、制表符、东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所22/935数据类型数据类型Verilog有两大类数据类型：有两大类数据类型：连线类型连线类型：元件间的物理连线元件间的物理连线，值由驱动元件的值决定，值由驱动元件的值决定，例如门的输出。例如门的输出。如果没有驱动元件连接到连线，连线的缺省值如果没有驱动元件连接到连线，连线的缺省值为为z。寄存器类型寄存器类型：抽象的数据存储单元抽象的数据存储单元，它只能在，它只能在always语句语句和和initial语句中被赋值；语句中被赋值；寄存器中的值在两次赋值之间保持不变。寄存器中的值在两次赋值之间保持不变。寄存器类型变量缺省值为寄存器类型变量缺省值为x。东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所23/9351.连线类型连线类型连线数据类型表示结构实体之间的物理连接，连线数据连线数据类型表示结构实体之间的物理连接，连线数据类型有多种：类型有多种：wiretri，可用于描述多个驱动源驱动同一根线的连线类型，可用于描述多个驱动源驱动同一根线的连线类型wor，trior，wand，triand，trireg，tri1，tri0，supply0，supply1。用于连接单元的连线是最常见的连线类型，用于连接单元的连线是最常见的连线类型，wire与与tri的语法和的语法和语义一致；连线类型语义一致；连线类型wire/tri的说明语法为：的说明语法为：wire/trim:l数据数据1,数据数据2,.,数据数据N;连线中的值被解释为无符号数。连线中的值被解释为无符号数。wireR,S;/2个个1位的连线。位的连线。wire2:0A;/A是是3位向量连线。位向量连线。当有多个驱动器时，当有多个驱动器时，wire/tri变量会产生不确定值。变量会产生不确定值。东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所24/935多个驱动源驱动一个连线，连线的有效值如下：多个驱动源驱动一个连线，连线的有效值如下：wire3:1Cla,Pla,Sla;assignCla=Pla&Sla;.assignCla=PlaSla;Cla是一个向量，是一个向量，Cla有两个驱动源，每位的计算是有两个驱动源，每位的计算是相关的。相关的。如果第一个右侧表达式的值为如果第一个右侧表达式的值为01x,并且第二个右测表达式的值为并且第二个右测表达式的值为11z，那么那么Cla的有效值是的有效值是x1x。东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所25/9352.向量和标量连线向量和标量连线定义向量定义向量连线连线时可用时可用scalared或或vectored。一个一个vectored连线连线，不允许位选择和部分选择操作，不允许位选择和部分选择操作，只能整体赋值，例如：只能整体赋值，例如：wirevectored3:1G;/不允许位选择不允许位选择G2和和/部分选择部分选择G3:2。wirescalared4:0B;/允许位选择允许位选择B2和和/部分选择部分选择B3:1。如果没有定义关键词，缺省值为标量。如果没有定义关键词，缺省值为标量。东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所26/9353.寄存器类型寄存器类型寄存器是数据存储单元的抽象，寄存器是数据存储单元的抽象，寄存器有多种类型：寄存器有多种类型：regintegertimerealrealtime其中，典型的是其中，典型的是reg和和memory。东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所27/935(1)reg寄存器类型寄存器类型reg最常见：最常见：regmsb:lsb寄存器名寄存器名1,寄存器名寄存器名2,.寄存器名寄存器名N;msb和和lsb定义范围，均常数。定义范围，均常数。范围定义的缺省值是范围定义的缺省值是1位寄存器。位寄存器。实例：实例：reg3:0S;/S为为4位寄存器。位寄存器。regC;/1位寄存器。位寄存器。reg1:32K,P,L;寄存器可以取任意长度。寄存器可以取任意长度。寄存器中的值为无符号数寄存器中的值为无符号数,例如：例如：reg1:4C;reg1:4C;C=2;/C的值为的值为1110，1110是是2的补码。的补码。C=5;/C的值为的值为0101。东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所28/935存储器是一个寄存器数组，说明语句的形式如下：存储器是一个寄存器数组，说明语句的形式如下：regm:1名名1上限上限1:下限下限1，名，名2上限上限2:下限下限2，.；例如：例如：reg0:3M0:63；/M为为64个个4位寄存器的数组。位寄存器的数组。regB1:5；/B为为5个个1位寄存器的数组。位寄存器的数组。reg1:8R15:0,D;R是存储器，是是存储器，是16个个8位寄存器数组，而位寄存器数组，而D是是8位寄存器。位寄存器。东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所29/935存储器赋值不能在一条赋值语句中完成，但是寄存器可以。存储器赋值不能在一条赋值语句中完成，但是寄存器可以。例：例：reg1:5D;/D为为5位寄存器。位寄存器。regB1:5;/B为为5个个1位寄存器的存储器。位寄存器的存储器。.D=5b11011;/赋值正确。赋值正确。B=5b11011;/赋值不正确。赋值不正确。B1=1b1;/赋值正确。赋值正确。B2=1b1;B3=1b0;B4=1b1;B5=1b1;对存储器赋值的方法是分别对存储器中的每个字赋值，对存储器赋值的方法是分别对存储器中的每个字赋值，例：例：reg0:3X1:4.X1=4hA;X2=4h8;X3=4hF;X4=4h2;东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所30/935不允许对存储器变量值部分选择或位选择，例如：不允许对存储器变量值部分选择或位选择，例如：reg1:8A,D0:63;D602/错。错。D602:4/错。错。在存储器中读取一个位或部分选择一个字的方法：在存储器中读取一个位或部分选择一个字的方法：1)将存储器单元赋值给寄存器变量，将存储器单元赋值给寄存器变量，2)然后对寄存器变量采用部分选择或位选择操作。然后对寄存器变量采用部分选择或位选择操作。例如，例如，A2和和A2:4是合法的表达式。是合法的表达式。东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所31/935（2）Integer寄存器类型寄存器类型 整数寄存器包含整数值，典型应用为高层次行为建模。整数寄存器包含整数值，典型应用为高层次行为建模。整数寄存器说明形式：整数寄存器说明形式：integerint1,int2,.intNmsb:1sb;msb和和lsb是常量表达式，数组界限的定义是可缺省的。是常量表达式，数组界限的定义是可缺省的。一个整数最少容纳一个整数最少容纳3232位。位。实例：实例：integerA,B,C;/三个整数型寄存器。三个整数型寄存器。integerHist 3:6;/一组四个寄存器。一组四个寄存器。整数型寄存器可存储有符号数，对算术操作符提供整数型寄存器可存储有符号数，对算术操作符提供2 2的补码的补码 运算结果。运算结果。整数不能作为位向量访问，例如：整数不能作为位向量访问，例如：B6和和B20:10是非法的。是非法的。东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所32/935 截取位值的方法：将整数赋值给截取位值的方法：将整数赋值给reg类型变量，对类型变量，对reg操作后，赋还给整数。操作后，赋还给整数。reg31:0R;integerI;.I6和和I20:10是不允许的是不允许的。.R=I;R6和和R20:10是允许的是允许的.I=R;类型转换自动完成类型转换自动完成.不必使用特定的函数。不必使用特定的函数。integerJ;reg3:0Bcq;J=6;/J的值为的值为32b00000000000000000000000000000110。Bcq=J;/Bcq的值为的值为4b0110。Bcq=4b0101.J=Bcq;/J的值为的值为32b00000000000000000000000000000101。J=6;/J的值为的值为32b11111111111111111111111111111010。Bcq=J;/Bcq的值为的值为4b1010。东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所33/935(3)time类型类型time类型寄存器用于存储和处理时间。类型寄存器用于存储和处理时间。time类型寄存器说明方式类型寄存器说明方式:timetimeid1,timeid2,.,timeidN msb:1sb;msb和和lsb是表明范围界限的常量表达式。是表明范围界限的常量表达式。如果未定义界限，每个标识符存储一个至少如果未定义界限，每个标识符存储一个至少64位的时间值。位的时间值。时间型寄存器只存储无符号数时间型寄存器只存储无符号数,例如例如:timeEvents0:31;/时间值数组。时间值数组。timeCurrTime;/CurrTime存储一个时间值。存储一个时间值。东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所34/935(4)real寄存器和寄存器和realtime寄存器类型寄存器类型说明方式：说明方式：realreal_reg1,real_reg2,.,real_regN;实数时间说明：实数时间说明：realtimerealtime_reg1,realtime_reg2,.,realtime_regN;realtime与与real类型完全相同类型完全相同,例如例如:realSwing,Top;realtimeCurrTime;real说明的变量的缺省值为说明的变量的缺省值为0。不允许对不允许对real声明值域、位界限或字节界限。声明值域、位界限或字节界限。当将值当将值x和和z赋予赋予real类型寄存器时，这些值作类型寄存器时，这些值作0处理。处理。realRamCnt;.RamCnt=b01x1Z;RamCnt在赋值后的值为在赋值后的值为b01010。东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所35/935位选择从连线向量或寄存器向量中抽取特定的位，位选择从连线向量或寄存器向量中抽取特定的位，形式如下：形式如下：对象名对象名选择表达式选择表达式 State1&State 4/寄存器位选择。寄存器位选择。Prt0|Bbq/连线位选择。连线位选择。选择表达式的值为选择表达式的值为x、z或越界，则位选择的值为或越界，则位选择的值为x，例如：例如：Sx值为值为x。部分选择是选择连线或寄存器向量中的连续序列，部分选择是选择连线或寄存器向量中的连续序列，形式如下：形式如下：对象名对象名常数表达式常数表达式1:常数表达式常数表达式2 State 1:4/寄存器部分选择。寄存器部分选择。Prt1:3/线网部分选择。线网部分选择。选择范围越界或为选择范围越界或为x、z时，部分选择的值为时，部分选择的值为x。位选择和部分选择位选择和部分选择东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所36/935参数是一个常量，常用于定义时延和变量的宽度。参数是一个常量，常用于定义时延和变量的宽度。说明形式：说明形式：parameter参数参数1=表达式表达式1,参数参数2=表达式表达式2,参数参数n=表达式表达式n；实例：实例：parameterLOAD=12；parameterLINELENGTH=132,ALL_X_S=16bx;parameterBIT=1,BYTE=8,PI=3.14;parameterSTROBE_DELAY=(BYTE+BIT)/2;parameterTQ_FILE=/home/bhasker/TEST/add.tq;参数参数东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所37/935表达式与操作符表达式与操作符常数、常数、参数、参数、连线、连线、寄存器、寄存器、位选择、位选择、部分选择、部分选择、存储器单元、存储器单元、函数调用。函数调用。算术操作符算术操作符关系操作符、关系操作符、相等操作符、相等操作符、逻辑操作符；逻辑操作符；按位操作符；按位操作符；归约操作符；归约操作符；移位操作符；移位操作符；条件操作符；条件操作符；连接和复制操作符。连接和复制操作符。表达式表达式:=操作数操作数+操作符；操作符；操作数操作数操作符操作符东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所38/935操作符的优先级：操作符的优先级：高高低低相同相同东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所39/935可用圆扩号改变优先级的顺序：可用圆扩号改变优先级的顺序：1+2*4-4/6=1+8-0=9（1+2）*4-4/6=121.算术操作符算术操作符+/(一元和二元加一元和二元加/减减)、*(乘乘)、/(除除)、%(取模取模)。算术表达式结果的长度由最长的操作数决定。算术表达式结果的长度由最长的操作数决定。例：例：wire4:1B,D;wire1:5C;wire1:6P;wire1:8A;.assignA=(B+C)+(D+P);表达式左端的操作数长为表达式左端的操作数长为8，所有的加操作，所有的加操作使用使用8位进行。位进行。东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所40/9351.算术操作符算术操作符执行算术操作时，须区分无符号数和有符号数。执行算术操作时，须区分无符号数和有符号数。无符号数无符号数存储在：线网、寄存器和基数格式的存储在：线网、寄存器和基数格式的整数中。整数中。有符号数有符号数存储在：整数寄存器和十进制形式的存储在：整数寄存器和十进制形式的整数中。整数中。reg0:5B;integerT;.B=-4d12;/B值为值为110100，B是无符号数。是无符号数。T=-4d12;/T值为值为110100（即（即-12），是有符号数。），是有符号数。东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所41/9352.关系操作符关系操作符(大于大于)、=(不小于不小于)、45，结果为假；，结果为假；52=b01110等价于：等价于：b01000=b01110，结果为假。，结果为假。东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所42/9353.相等关系操作符相等关系操作符=(逻辑相等逻辑相等)、!=(逻辑不等逻辑不等)、=(全等全等)、!=(非全等非全等)逻辑比较：操作数包含逻辑比较：操作数包含x或或z，结果为未知。，结果为未知。全等比较：严格按位比较。不进行解释，全等比较：严格按位比较。不进行解释，结果一定可知。结果一定可知。例例:D=b11x0；A=b11x0；那么：那么：D=A的值为的值为x，D=A的值为的值为1。东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所43/935如果操作数的长度不相等，长度较小的操作数如果操作数的长度不相等，长度较小的操作数在左侧添在左侧添0补位，例如：补位，例如：2b10=4b0010与下面的表达式相同：与下面的表达式相同：4b0010=4b0010结果为真（结果为真（1）。）。东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所44/9354.逻辑操作符逻辑操作符&(逻辑与逻辑与)、|(逻辑或逻辑或)、！、！(逻辑非逻辑非)操作符在逻辑值操作符在逻辑值0或或1上操作，操作结果为上操作，操作结果为0或或1。若操作数包含若操作数包含x，则结果为，则结果为x。!x结果为结果为xC=b0;/0为假为假D=b1;/1为真为真C&D结果为结果为0(假假)C|D结果为结果为1(真真)！D结果为结果为0(假假)对于向量操作对于向量操作,非非0向量作为向量作为1处理。处理。A=b0110;B=b0100;A|B;结果为结果为1A&B;结果为结果为1!A,!B;结果均为结果均为0。东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所45/9355.按位操作符按位操作符(一元非一元非)、&(二元与二元与)、|(二元或二元或)、(二元异或二元异或)、(二元异或非二元异或非)东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所46/9355.按位操作符按位操作符(一元非一元非)、&(二元与二元与)、|(二元或二元或)、(二元异或二元异或)、(二元异或非二元异或非)假定假定:A=b0110;B=b0100;那么那么:A|B 结果为结果为0110 A&B 结果为结果为0100如果操作数长度不等如果操作数长度不等,长度较小的操作数在长度较小的操作数在左侧补左侧补0:b0110b10000b00110b10000结果为结果为:b10110。东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所47/9356.归约操作符归约操作符在单一操作数所有位上操作，产生在单一操作数所有位上操作，产生1位结果。位结果。&(归约与归约与)如果存在位值为如果存在位值为0,那么结果为那么结果为0；&(归约与非归约与非),与与&相反相反;|(归约或归约或)如果存在位值为如果存在位值为1，那么结果为，那么结果为1；|(归约或非归约或非),与与|相反。相反。(归约异或归约异或)如果操作数中有偶数个如果操作数中有偶数个1,结果为结果为0；否则结果；否则结果为为1。(归约异或非归约异或非),与与相反。相反。如果存在位值为如果存在位值为x或或z，则结果为，则结果为x。归约异或操作符用于决定向量中是否有位为归约异或操作符用于决定向量中是否有位为x。假定假定:A=b0110;B=b0100;C=b01x0，则则:C结果为结果为x。|B 结果为结果为1&B 结果为结果为0A 结果为结果为1东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所48/9357.移位操作符移位操作符移位操作符有：移位操作符有：(右移右移)。移位操作的格式：移位操作的格式：移位次数、移位次数、移位次数。移位次数。例如：例如：reg0:7Q；Q=8b00000111;那么：那么：Q2是是8b00000001东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所49/9358.条件操作符条件操作符条件操作符根据条件表达式的值选择表达式：条件操作符根据条件表达式的值选择表达式：条件表达式条件表达式?表达式表达式1：表达式：表达式2如果条件表达式为真，选择表达式如果条件表达式为真，选择表达式1；否则选择表达式；否则选择表达式2。例：例：wire0:2S=M18?A:C;Ctr=(Ctr!=25)?(Ctr+1):5;always#5Ctr=(Ctr!=25)?(Ctr+1):5;东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所50/9359.连接操作连接操作将短表达式合并成长表达式的操作将短表达式合并成长表达式的操作:表达式表达式1,表达式表达式2,.,表达式表达式N例如例如:wire7:0D;wire11:0A;assignD7:4=D0,D1,D2,D3;/以反转的顺序将低端以反转的顺序将低端4位赋给高端位赋给高端4位。位。assignD=D3:0,D7:4;/高高4位与低位与低4位交换。位交换。不允许连接非定长常数，例如下式非法：不允许连接非定长常数，例如下式非法：D,5/5没有说明长度。没有说明长度。东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所51/93510.复制操作复制操作通过指定重复次数来执行操作：通过指定重复次数来执行操作：重复次数重复次数表达式表达式1,表达式表达式2,.,表达式表达式N实例：实例：A=34b1011;/位向量位向量12b1011_1011_1011。A=4D7,D;/符号扩展。符号扩展。31b1；/结果为结果为111。3Abc/为为Abc,Abc,Abc。东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所52/93510.1.2硬件描述语言硬件描述语言VHDL东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所53/935VHDLVVHDLVHSIC H Hardware D Description L Language.VHSIC Very High Speed Integrated Circuit.VHDL 的标准版本的标准版本1987年年 IEEE-Std 1076-19871993年年 IEEE-Std 1076-1993东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所54/9351.实体实体 一个电路单元在一个电路单元在VHDL 中称为中称为实体实体（design entity）。）。实体实体=实体说明实体说明+结构体结构体。一个实体可有多种构造形式。一个实体可有多种构造形式。architecturetest_archoftestisbegin-endtest_arch;VHDL程序实例程序实例entitytestisport(a,b:inSTD_LOGIC;c:outSTD_LOGIC);endtest;libraryIEEE;useIEEE.std_logic_1164.all;库说明库说明实体说明实体说明结构体结构体东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所55/935实体说明的一般形式为：实体说明的一般形式为：entity（实体名）（实体名）is（外观说明）；（外观说明）；end（实体名）；（实体名）；例如：一个全加器的外观：例如：一个全加器的外观：全加器的实体说明为：全加器的实体说明为：entityfull_adderisport(x,y,cin:inBit;sum,cout:outBit);endfull_adder;东南大学东南大学无线电工程系无线电工程系射频与光电集成电路研究所射频与光电集成电路研究所56/935端口端口port提供了动态信息通道；提供了动态信息通道；每个每个port都必须有都必须有:名字；名字；通信模式；通信模式；数据类型。数据类型。VHDL提供了提供了4种端口模式：种端口模式：in；out；inout；buffer。inout和和buffer的相似之处是可读可写，而不同之处是的相似之处是可读可写，而不同之处是buffe