第四讲模数转换器ADCppt课件.ppt

在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确模/数转换 ADC 在现实世界中，许多量都是模拟量，例如电压、电流、温度、湿度、压力等信号，而在DSP等微控制器的世界中，所有的量却都是数字量，那如何实现将现实世界的模拟量提供给DSP等微控制器呢？ADC在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确1、F281x内部的ADC模块 2、ADC模块的工作方式3、ADC模块的中断4、ADC模块的寄存器第5章 模/数转换器ADC在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确5.1 2812内部的ADC模块ADC模块是一个模块是一个12位位分辨率的、具有流水线结分辨率的、具有流水线结构的模数转换器构的模数转换器。X281X的的ADC模块一共具有模块一共具有16个个采样通道，分采样通道，分成了两组，成了两组，一组为一组为ADCINA0ADCINA7，另一组为，另一组为ADCINB0ADCINB7，转换时间在，转换时间在80ns以内。以内。转换结果存储在转换结果存储在ADCRESULT0 ADCRESULT15，16个结果寄存器中。个结果寄存器中。在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确ADC模块的结构框图（P143）在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确 虽然虽然ADC模块具有多个输入通道，但是它内部模块具有多个输入通道，但是它内部只有只有1个转换器，也就是说同一时刻只能对个转换器，也就是说同一时刻只能对1路路输入信号进行转换。当有多路信号需要转换时，输入信号进行转换。当有多路信号需要转换时，ADC模块该怎么办呢？模块该怎么办呢？多路转换示意图多路转换示意图在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确ADC模块的特点一共有一共有16个模拟量输入引脚，将这个模拟量输入引脚，将这16个输入引个输入引脚分成了两组，脚分成了两组，A组的引脚为组的引脚为ADCINA0ADCINA7，B组的引脚为组的引脚为ADCINB0ADCINB7。ADC内核内置有内核内置有2个个采样保持器采样保持器S/H-A和和S/H-B，从前面的学习可以知道，引脚，从前面的学习可以知道，引脚ADCINA0ADCINA7对应于采样保持器对应于采样保持器S/H-A，引脚，引脚ADCINB0ADCINB7对应于采样保持对应于采样保持器器S/H-B。在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确 ADC模拟输入的范围为模拟输入的范围为03V。AD端口的嵌位电路 在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确ADC模块的时钟频率最高可配置为模块的时钟频率最高可配置为25MHz，采样频率最高为采样频率最高为12.5MIPS，也就是说每秒最，也就是说每秒最高能完成高能完成12.5个个百万次的采样。百万次的采样。ADC模块的自动序列发生器可以按模块的自动序列发生器可以按两个独立的两个独立的8状态序列发生器状态序列发生器(SEQ1和和SEQ2)来运行，也可来运行，也可以按以按一个一个16状态的序列发生器状态的序列发生器(SEQ)来运行。来运行。在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确ADC模块对一个序列的通道开始转换必须需模块对一个序列的通道开始转换必须需要有一个要有一个启动信号启动信号，或者说是一个，或者说是一个触发信号。触发信号。序列发生器序列发生器SEQ1SEQ2SEQ启动方式启动方式软件立即启动(S/W)EVA的多种事件外部引脚(GPIO/XINT2_ADCSOC)软件立即启动(S/W)EVB的多种事件软件立即启动(S/W)EVA的多种事件EVB的多种事件外部引脚(GPIO/XINT2_ADCSOC)在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确ADC模块共有模块共有16个结果寄存器个结果寄存器ADCRESULT0ADCRESULT15，用来保存转，用来保存转换的数值。每个结果寄存器都是换的数值。每个结果寄存器都是16位位的，而的，而X281X的的ADC是是12位的，也就是说转换后的数位的，也就是说转换后的数字值最高只有字值最高只有12位，那这个位，那这个12位的值是如何放位的值是如何放在在16位的结果寄存器中的呢？位的结果寄存器中的呢？在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确模拟量与数字量关系：模拟量与数字量关系：在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确5.2 ADC的时钟频率和采样频率-1假设外部晶振的频率为假设外部晶振的频率为OSCCLK Hz，通常选用的是，通常选用的是30M的晶振。的晶振。外部晶振经过外部晶振经过PLL模块产生模块产生CPU时钟时钟SYSCLKOUT，如果，如果PLL模块模块的值为的值为m，则有：，则有：在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确然后，然后，CPU时钟信号经过高速时钟预定标器时钟信号经过高速时钟预定标器HISPCP之后，生成高速外设时钟之后，生成高速外设时钟HSPCLK，假设假设HISPCP寄存器的值为寄存器的值为n，则有：，则有：5.2 ADC的时钟频率和采样频率-2在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确 AD控制寄存器控制寄存器ADCTRL3的第的第0到第到第3位，也就是功能位位，也就是功能位ADCLKPS，可以对可以对HSPCLK进行分频，进行分频，此外，此外，AD控制寄存器控制寄存器ADCTRL1的的CPS位位另外还可以提供一个另外还可以提供一个2分频分频，因此，可以得到因此，可以得到ADC模块的时钟模块的时钟ADCLK为：为：5.2 ADC的时钟频率和采样频率-3在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确ADC时钟频率时钟频率ADC的时钟频率就是每秒有多少个时钟脉冲的意思，它是ADC模块运行的基础正如上面所介绍的，它是由系统时钟经过很多环节分频后得到的，它取决于外部的时钟输入和各个环节的倍频或者分频的系数。在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确ADC采样频率采样频率采样频率是指ADC模块每秒能够完成多少次的采样，采样频率取决于启动ADC的频率。启动ADC的方式有很多，比如利用软件直接启动，利用事件管理器的某些事件，或者是利用外部引脚来启动。启动ADC的频率才是ADC的采样频率，例如：如果每隔1ms启动一次ADC，那么ADC的采样频率就为1KHz。在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确ADC转换时间转换时间转换时间是指ADC模块完成一个通道或者一个序列的转换所需要的时间，很显然，转换时间是由ADC的时钟频率来决定的。在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确ADC模块的结构框图（P143）在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确5.3 ADC模块的工作方式模块的工作方式ADC模块既支持2个8状态序列发生器SEQ1和SEQ2分开独立工作，此时称为双序列发生器方式，也支持序列发生器SEQ1和SEQ2级联成一个16状态序列发生器SEQ来工作，此时称为单序列发生器方式，或者称为级联方式。在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确采样方式采样方式并发采样：并发采样：S/H-A和和S/H-B并发采样，即采完并发采样，即采完A0，就采，就采B0，采完，采完A1，就采，就采B1。总是成。总是成对出现的。对出现的。序列采样模式：序列采样模式：是按顺序单个来的，即先采是按顺序单个来的，即先采A0-A7，再采，再采B0-B7。序列发生器序列发生器SEQ1和和SEQ2、SEQ，序列的从，序列的从CONV00-CONV15。一种是双个的，。一种是双个的，SEQ1的的CONV00-07,SEQ2的的CONV08-15。在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确1）双序列发生器模式下顺序采样）双序列发生器模式下顺序采样2）双序列发生器模式下并发采样）双序列发生器模式下并发采样3）级联模式下顺序采样）级联模式下顺序采样4）级联模式下并发采样）级联模式下并发采样在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确ADC输入通道选择序列控制寄存器输入通道选择序列控制寄存器F281X的的16个通道可以通过个通道可以通过编程编程来为序列发生器中需来为序列发生器中需要转换的通道要转换的通道安排顺序安排顺序，这个功能就需要通过，这个功能就需要通过ADC输输入通道选择序列控制寄存器入通道选择序列控制寄存器ADCCHSELSEQx(x=1，2，3，4)来实现。每一个输入通断选择序列控制寄存器来实现。每一个输入通断选择序列控制寄存器都是都是16位的，被分成了位的，被分成了4个功能位个功能位CONVxx，每一个功，每一个功能位占据寄存器的能位占据寄存器的4个位个位。ADC输入通道选择序列控制寄存器在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确序列发生器序列发生器对应的通道选择对应的通道选择控制寄存器控制寄存器CONVxx对应的引脚对应的引脚SEQ1ADCCHSELSEQ1ADCCHSELSEQ2CONV00CONV07ADCINA0ADCINA7SEQ2ADCCHSELSEQ3ADCCHSELSEQ4CONV08CONV15ADCINB0ADCINB7SEQADCCHSELSEQ1ADCCHSELSEQ2ADCCHSELSEQ3ADCCHSELSEQ4CONV00CONV15ADCINA0ADCINA7ADCINB0ADCINB7各个序列发生器所对应的寄存器和可选用的通道情况各个序列发生器所对应的寄存器和可选用的通道情况 在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确1）双序列发生器模式下顺序采样）双序列发生器模式下顺序采样假设需要对ADCINA0ADCINA7，ADCINB0ADCINB7这16路通道进行采样，ADC模块工作于双序列发生器模式，并采用顺序采样。在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确ADCCHSELSEQ1CONV000000(ADCINA0)ADCCHSELSEQ3CONV081000(ADCINB0)CONV010001(ADCINA1)CONV091001(ADCINB1)CONV020010(ADCINA2)CONV101010(ADCINB2)CONV030011(ADCINA3)CONV111011(ADCINB3)ADCCHSELSEQ2CONV040100(ADCINA4)ADCCHSELSEQ4CONV121100(ADCINB4)CONV050101(ADCINA5)CONV131101(ADCINB5)CONV060110(ADCINA6)CONV141110(ADCINB6)CONV070111(ADCINA7)CONV151111(ADCINB7)双序列发生器顺序采样模式下双序列发生器顺序采样模式下16路通道时路通道时ADCCHSELSEQn位情况位情况 在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确双序列发生器顺序采样模式下序列发生器双序列发生器顺序采样模式下序列发生器16路通道选路通道选择情况择情况：在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确 AdcRegs.ADCTRL1.bit.SEQ_CASC=0;AdcRegs.ADCTRL1.bit.SEQ_CASC=0;/选择双序列发生器模式选择双序列发生器模式 AdcRegs.ADCTRL3.bit.SMODE_SEL=0;AdcRegs.ADCTRL3.bit.SMODE_SEL=0;/选择顺序采样模式选择顺序采样模式 AdcRegs.MAX_CONV.all=0 x0077;AdcRegs.MAX_CONV.all=0 x0077;/每个序列发生器最大采样通道数为每个序列发生器最大采样通道数为8 8，总共可采样，总共可采样1616通道通道 /SEQ1/SEQ1将用到将用到ADCCHSELSEQ1ADCCHSELSEQ1、ADCCHSELSEQ2ADCCHSELSEQ2，SEQ2SEQ2将用到将用到ADCCHSELSEQ3ADCCHSELSEQ3、ADCCHSELSEQ4ADCCHSELSEQ4 AdcRegs.CHSELSEQ1.bit.CONV00=0 x0;/采样采样ADCINA0ADCINA0通道通道 AdcRegs.CHSELSEQ1.bit.CONV01=0 x1;/采样采样ADCINA1ADCINA1通道通道 AdcRegs.CHSELSEQ1.bit.CONV02=0 x2;/采样采样ADCINA2ADCINA2通道通道 AdcRegs.CHSELSEQ1.bit.CONV03=0 x3;/采样采样ADCINA3ADCINA3通道通道 AdcRegs.CHSELSEQ2.bit.CONV04=0 x4;/采样采样ADCINA4ADCINA4通道通道 AdcRegs.CHSELSEQ2.bit.CONV05=0 x5;/采样采样ADCINA5ADCINA5通道通道 AdcRegs.CHSELSEQ2.bit.CONV06=0 x6;/采样采样ADCINA6ADCINA6通道通道 AdcRegs.CHSELSEQ2.bit.CONV07=0 x7;/采样采样ADCINA7ADCINA7通道通道 AdcRegs.CHSELSEQ3.bit.CONV08=0 x8;/采样采样ADCINB0ADCINB0通道通道 AdcRegs.CHSELSEQ3.bit.CONV09=0 x9;/采样采样ADCINB1ADCINB1通道通道 AdcRegs.CHSELSEQ3.bit.CONV10=0 xA;/采样采样ADCINB2ADCINB2通道通道 AdcRegs.CHSELSEQ3.bit.CONV11=0 xB;/采样采样ADCINB3ADCINB3通道通道 AdcRegs.CHSELSEQ4.bit.CONV12=0 xC;/采样采样ADCINB4ADCINB4通道通道 AdcRegs.CHSELSEQ4.bit.CONV13=0 xD;/采样采样ADCINB5ADCINB5通道通道 AdcRegs.CHSELSEQ4.bit.CONV14=0 xE;/采样采样ADCINB6ADCINB6通道通道 AdcRegs.CHSELSEQ4.bit.CONV15=0 xF;/采样采样ADCINB7ADCINB7通道通道初始化代码：初始化代码：最大转换通道寄存器的结构最大转换通道寄存器的结构MAX_CONVADC控制寄存器控制寄存器1ADC控制寄存器控制寄存器3在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确双序列发生器顺序采样模式下双序列发生器顺序采样模式下16路通道转换结果：路通道转换结果：在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确2）双序列发生器模式下并发采样）双序列发生器模式下并发采样假设需要对ADCINA0ADCINA7，ADCINB0ADCINB7这16路通道进行采样，ADC模块工作于双序列发生器模式，并采用并发采样。在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确ADCCHSELSEQ1CONV000000(ADCINA0)ADCCHSELSEQ3CONV081000(ADCINB4)CONV010001(ADCINA1)CONV091001(ADCINB5)CONV020010(ADCINA2)CONV101010(ADCINB6)CONV030011(ADCINA3)CONV111011(ADCINB7)ADCCHSELSEQ2CONV04ADCCHSELSEQ4CONV12CONV05CONV13CONV06CONV14CONV07CONV15 双序列发生器并发采样模式下双序列发生器并发采样模式下16路通道时路通道时ADCCHSELSEQn位情况位情况:在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确双序列发生器并发采样模式下序列发生器双序列发生器并发采样模式下序列发生器16路通道选择情况路通道选择情况:在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确AdcRegs.ADCTRL1.bit.SEQ_CASC=0;AdcRegs.ADCTRL1.bit.SEQ_CASC=0;/选择双序列发生器模式选择双序列发生器模式AdcRegs.ADCTRL3.bit.SMODE_SEL=1;AdcRegs.ADCTRL3.bit.SMODE_SEL=1;/选择并发采样模式选择并发采样模式AdcRegs.MAX_CONV.all=0 x0033;AdcRegs.MAX_CONV.all=0 x0033;/由于并发采样是一对通道、一对通道采样，采由于并发采样是一对通道、一对通道采样，采1616个通道，总共只需设置个通道，总共只需设置8 8个个通道。通道。SEQ1SEQ1和和SEQ2SEQ2各设置各设置4 4个通道，个通道，SEQ1SEQ1将用到将用到ADCCHSELSEQ1ADCCHSELSEQ1，SEQ2SEQ2将用到将用到SDCCHSELSEQ3SDCCHSELSEQ3。AdcRegs.CHSELSEQ1.bit.CONV00=0 x0;/AdcRegs.CHSELSEQ1.bit.CONV00=0 x0;/采样采样ADCINA0ADCINA0和和ADCINBADCINBAdcRegs.CHSELSEQ1.bit.CONV01=0 x1;AdcRegs.CHSELSEQ1.bit.CONV01=0 x1;/采样采样ADCINA1ADCINA1和和ADCINB1ADCINB1 AdcRegs.CHSELSEQ1.bit.CONV02=0 x2;AdcRegs.CHSELSEQ1.bit.CONV02=0 x2;/采样采样ADCINA2ADCINA2和和ADCINB2ADCINB2 AdcRegs.CHSELSEQ1.bit.CONV03=0 x3AdcRegs.CHSELSEQ1.bit.CONV03=0 x3;/;/采样采样ADCINA3ADCINA3和和ADCINB3ADCINB3 AdcRegs.CHSELSEQ3.bit.CONV08=0 xC;AdcRegs.CHSELSEQ3.bit.CONV08=0 xC;/采样采样ADCINA4ADCINA4和和ADCINB4ADCINB4 AdcRegs.CHSELSEQ3.bit.CONV09=0 xD;AdcRegs.CHSELSEQ3.bit.CONV09=0 xD;/采样采样ADCINA5ADCINA5和和ADCINB5ADCINB5 AdcRegs.CHSELSEQ3.bit.CONV10=0 xE;AdcRegs.CHSELSEQ3.bit.CONV10=0 xE;/采样采样ADCINA6ADCINA6和和ADCINB6ADCINB6 AdcRegs.CHSELSEQ3.bit.CONV11=0 xF;AdcRegs.CHSELSEQ3.bit.CONV11=0 xF;/采样采样ADCINA7ADCINA7和和ADCINB7ADCINB7在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确双序列发生器并发采样模式下双序列发生器并发采样模式下16路通道转换结果路通道转换结果 在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确3）级联模式下顺序采样）级联模式下顺序采样假设需要对ADCINA0ADCINA7，ADCINB0ADCINB7这16路通道进行采样，ADC模块工作于级联模式，并采用顺序采样。在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确ADCCHSELSEQ1CONV000000(ADCINA0)ADCCHSELSEQ3CONV081000(ADCINB0)CONV010001(ADCINA1)CONV091001(ADCINB1)CONV020010(ADCINA2)CONV101010(ADCINB2)CONV030011(ADCINA3)CONV111011(ADCINB3)ADCCHSELSEQ2CONV040100(ADCINA4)ADCCHSELSEQ4CONV121100(ADCINB4)CONV050101(ADCINA5)CONV131101(ADCINB5)CONV060110(ADCINA6)CONV141110(ADCINB6)CONV070111(ADCINA7)CONV151111(ADCINB7)级联顺序采样模式下级联顺序采样模式下16路通道时路通道时ADCCHSELSEQn位情况位情况 在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确级联顺序采样模式下序列发生器级联顺序采样模式下序列发生器16路通道选择情况路通道选择情况 双序列顺序采样模式下序列发生器双序列顺序采样模式下序列发生器16路通道选择情况路通道选择情况 在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确 AdcRegs.ADCTRL1.bit.SEQ_CASC=1;AdcRegs.ADCTRL1.bit.SEQ_CASC=1;/选择级联模式选择级联模式 AdcRegs.ADCTRL3.bit.SMODE_SEL=0;AdcRegs.ADCTRL3.bit.SMODE_SEL=0;/选择顺序采样模式选择顺序采样模式 AdcRegs.MAX_CONV.all=0 x000F;AdcRegs.MAX_CONV.all=0 x000F;/序列发生器最大采样通道数为序列发生器最大采样通道数为1616，一次采，一次采1 1个通道，总共可采个通道，总共可采1616通道通道 /SEQ/SEQ将用到将用到ADCCHSELSEQ1ADCCHSELSEQ1、ADCCHSELSEQ2ADCCHSELSEQ2、ADCCHSELSEQ3ADCCHSELSEQ3、ADCCHSELSEQ4ADCCHSELSEQ4 AdcRegs.CHSELSEQ1.bit.CONV00=0 x0;/采样ADCINA0通道 AdcRegs.CHSELSEQ1.bit.CONV01=0 x1;/采样ADCINA1通道 AdcRegs.CHSELSEQ1.bit.CONV02=0 x2;/采样ADCINA2通道 AdcRegs.CHSELSEQ1.bit.CONV03=0 x3;/采样ADCINA3通道 AdcRegs.CHSELSEQ2.bit.CONV04=0 x4;/采样ADCINA4通道 AdcRegs.CHSELSEQ2.bit.CONV05=0 x5;/采样ADCINA5通道 AdcRegs.CHSELSEQ2.bit.CONV06=0 x6;/采样ADCINA6通道 AdcRegs.CHSELSEQ2.bit.CONV07=0 x7;/采样ADCINA7通道 AdcRegs.CHSELSEQ3.bit.CONV08=0 x8;/采样ADCINB0通道 AdcRegs.CHSELSEQ3.bit.CONV09=0 x9;/采样ADCINB1通道 AdcRegs.CHSELSEQ3.bit.CONV10=0 xA;/采样ADCINB2通道 AdcRegs.CHSELSEQ3.bit.CONV11=0 xB;/采样ADCINB3通道 AdcRegs.CHSELSEQ4.bit.CONV12=0 xC;/采样ADCINB4通道 AdcRegs.CHSELSEQ4.bit.CONV13=0 xD;/采样ADCINB5通道 AdcRegs.CHSELSEQ4.bit.CONV14=0 xE;/采样ADCINB6通道 AdcRegs.CHSELSEQ4.bit.CONV15=0 xF;/采样ADCINB7通道 AdcRegs.ADCTRL1.bit.SEQ_CASC=0;AdcRegs.ADCTRL1.bit.SEQ_CASC=0;/选择双序列发生器模式选择双序列发生器模式 AdcRegs.ADCTRL3.bit.SMODE_SEL=0;AdcRegs.ADCTRL3.bit.SMODE_SEL=0;/选择顺序采样模式选择顺序采样模式 AdcRegs.MAX_CONV.all=0 x0077;AdcRegs.MAX_CONV.all=0 x0077;/每个序列发生器最大采样通道数为每个序列发生器最大采样通道数为8 8，总共可采样，总共可采样1616通道通道 /SEQ1/SEQ1将用到将用到ADCCHSELSEQ1ADCCHSELSEQ1、ADCCHSELSEQ2ADCCHSELSEQ2，SEQ2SEQ2将用到将用到ADCCHSELSEQ3ADCCHSELSEQ3、ADCCHSELSEQ4ADCCHSELSEQ4 在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确级联顺序采样模式下级联顺序采样模式下16路通道转换结果路通道转换结果:双序列顺序采样模式下双序列顺序采样模式下16路通道转换结果：路通道转换结果：在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确假设需要对假设需要对ADCINA0、ADCINA1、ADCINA2、ADCINB3、ADCINB4、ADCINB5、ADCINB7这这7路通道进行采样，路通道进行采样，ADC模块工作于模块工作于级联模式，并采用顺序采样级联模式，并采用顺序采样。例子：例子：在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确ADCCHSELSEQ1CONV000000(ADCINA0)ADCCHSELSEQ3 CONV08CONV010001(ADCINA1)CONV09CONV020010(ADCINA2)CONV10CONV031011(ADCINB3)CONV11ADCCHSELSEQ2CONV041100(ADCINB4)ADCCHSELSEQ4CONV12CONV051101(ADCINB5)CONV13CONV061111(ADCINB7)CONV14CONV07CONV15 级联顺序采样模式下级联顺序采样模式下7路通道时路通道时ADCCHSELSEQn位情况位情况:在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确级联顺序采样模式下序列发生器级联顺序采样模式下序列发生器7路通道选择情况路通道选择情况:在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确AdcRegs.ADCTRL1.bit.SEQ_CASC=1;AdcRegs.ADCTRL1.bit.SEQ_CASC=1;/选择级联模式选择级联模式 AdcRegs.ADCTRL3.bit.SMODE_SEL=0;AdcRegs.ADCTRL3.bit.SMODE_SEL=0;/选择顺序采样模式选择顺序采样模式 AdcRegs.MAX_CONV.all=0 x0006;AdcRegs.MAX_CONV.all=0 x0006;/序列发生器最大采样通道数为序列发生器最大采样通道数为7 7，一次采，一次采1 1个通道，总共可采个通道，总共可采7 7通道通道/SEQ/SEQ将用到将用到ADCCHSELSEQ1ADCCHSELSEQ1、ADCCHSELSEQ2ADCCHSELSEQ2AdcRegs.CHSELSEQ1.bit.CONV00=0 x0;/AdcRegs.CHSELSEQ1.bit.CONV00=0 x0;/采样采样ADCINA0ADCINA0通道通道 AdcRegs.CHSELSEQ1.bit.CONV01=0 x1;/AdcRegs.CHSELSEQ1.bit.CONV01=0 x1;/采样采样ADCINA1ADCINA1通道通道 AdcRegs.CHSELSEQ1.bit.CONV02=0 x2;/AdcRegs.CHSELSEQ1.bit.CONV02=0 x2;/采样采样ADCINA2ADCINA2通道通道 AdcRegs.CHSELSEQ1.bit.CONV03=0 xB;/AdcRegs.CHSELSEQ1.bit.CONV03=0 xB;/采样采样ADCINB3ADCINB3通道通道 AdcRegs.CHSELSEQ2.bit.CONV04=0 xC;/AdcRegs.CHSELSEQ2.bit.CONV04=0 xC;/采样采样ADCINB4ADCINB4通道通道 AdcRegs.CHSELSEQ2.bit.CONV05=0 xD;/AdcRegs.CHSELSEQ2.bit.CONV05=0 xD;/采样采样ADCINB5ADCINB5通道通道 AdcRegs.CHSELSEQ2.bit.CONV06=0 xF;/AdcRegs.CHSELSEQ2.bit.CONV06=0 xF;/采样采样ADCINB7ADCINB7通道通道在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确级联顺序采样模式下级联顺序采样模式下7路通道转换结果路通道转换结果:在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确4）级联模式下的并发采样）级联模式下的并发采样假设需要对ADCINA0ADCINA7，ADCINB0ADCINB7这16路通道进行采样，ADC模块工作于级联模式，并采用并发采样。在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确ADCCHSELSEQ1CONV000000(ADCINA0)ADCCHSELSEQ3CONV08CONV010001(ADCINA1)CONV09CONV020010(ADCINA2)CONV10CONV030011(ADCINA3)CONV11ADCCHSELSEQ2CONV040100(ADCINA4)ADCCHSELSEQ4CONV12CONV050101(ADCINA5)CONV13CONV060110(ADCINA6)CONV14CONV070111(ADCINA7)CONV15 级联并发采样模式下级联并发采样模式下16路通道时路通道时ADCCHSELSEQn位情况位情况 在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确级联并发采样模式下序列发生器级联并发采样模式下序列发生器16路通道选择情况路通道选择情况 在整堂课的教学中，刘教师总是让学生带着问题来学习，而问题的设置具有一定的梯度，由浅入深，所提出的问题也很明确AdcRegs.ADCTRL1.bit.SEQ_CASC=1;AdcRegs.ADCTRL1.bit.SEQ_CASC=1;/选择级联模式选择级联模式 AdcRegs.ADCTRL3.bit.SMODE_SEL=1;AdcRegs.ADCTRL3.bit.SMODE_SEL=1;/选择并发采样模式选择并发采样模式 AdcRegs.MAX_CONV.all=0 x0007;AdcRegs.MAX_CONV.all=0 x0007;/序列发生器最大采样通道数为序列发生器最大采样通道数为8 8，一次采，一次采2 2个通道，总共可采个通道，总共可采1616通道通道 /SEQ/SEQ将用到将用到ADCCHSELSEQ1ADCCHSELSEQ1、ADCCHSELSEQ2ADCCHSELSEQ2AdcRegs.CHSELSEQ1.bit.CONV00=0 x0;/AdcRegs.CHSELSEQ1.bit.CONV00=0 x0;/采样采样ADCINA0ADCINA0和和ADCINB0ADCINB0 AdcRegs.CHSELSEQ1.bit.CONV01=0 x1;/AdcRegs.CHSELSEQ1.bit.CONV01=0 x1;/采样采样ADCINA1ADCINA1和和ADCINB1ADCINB1 AdcRegs.CHSELSEQ1.bit.CONV02=0 x2;/AdcRegs.CHSELSEQ1.bit.CONV02=0 x2;/采样采样ADCINA2ADCINA2和和ADCINB2ADCINB2 AdcRegs.CHSELSEQ1.bit.CONV03=0 x3;/AdcRegs.CHSELSEQ1.bit.CONV03=0 x3;/采样采样ADCINA3ADCINA3和和ADCINB3ADCINB3 AdcRegs.CHSELSEQ2.bit.CONV04=0 x4;/AdcRegs.CHSELSEQ2.bit.CONV04=0 x4;/采样采样ADCINA4ADCINA4和和ADCINB4ADCINB4 AdcRegs.CHSELSEQ2.bit.CONV05=0 x5;/AdcRegs.CHSELSEQ2.bit.CONV05=0 x5;/采样采样ADCINA5ADCINA5和和ADCINB5ADCINB5 AdcRegs.CHSELSEQ2.bit.CONV06=0 x6;/AdcRegs.CHSELSEQ2.bit.CONV06=0 x6;/采样采样ADCINA6ADCINA6和和ADCINB6ADCINB6 AdcRegs.CHSELSEQ2.bit.CONV07=0 x7;/AdcRegs.CHSELSEQ2.bit.CONV07=0 x7;/采样采样ADCINA7ADCINA7和和AD