FPGA-CPLD结构原理.ppt

CPLD/FPGA实用教程实用教程第第 2 2 章章 PLD/CPLD/FPGA/硬件结构硬件结构 1可编程逻辑器件（可编程逻辑器件（PLD）：）：Programmable Logic Device PLD是大规模集成电路技术发展的产物，是半定制的集成是大规模集成电路技术发展的产物，是半定制的集成电路，拥有自主设计的广泛空间。电路，拥有自主设计的广泛空间。PLD的应用和发展简化了电路设计、降低了成本，提高了的应用和发展简化了电路设计、降低了成本，提高了系统的可靠性和保密性，推动了系统的可靠性和保密性，推动了EDA工具的发展，而且改工具的发展，而且改变了数字系统的设计方法。变了数字系统的设计方法。EDA技术应用的一个重要基础技术应用的一个重要基础PLD的内在究竟是什么？的内在究竟是什么？硬件结构和实现原理如何？硬件结构和实现原理如何？22.1 概概 述述 基本门基本门 组合电路组合电路 时序电路时序电路 任何的组合逻辑函数都可以化为任何的组合逻辑函数都可以化为“与与-或或”表达式表达式任何的组合电路可以用任何的组合电路可以用“与门与门-或门或门”二级电路实现二级电路实现任何的时序电路都可由组合电路加上存储元件（锁存器、触任何的时序电路都可由组合电路加上存储元件（锁存器、触发器）构成发器）构成32.1 概概 述述 基本基本PLD器件的原理结构图器件的原理结构图 任何的组合逻辑函数都可以化为任何的组合逻辑函数都可以化为“与与-或或”表达式表达式任何的组合电路可以用任何的组合电路可以用“与门与门-或门或门”二级电路实现二级电路实现任何的时序电路都可由组合电路加上存储元件（锁存器、触发任何的时序电路都可由组合电路加上存储元件（锁存器、触发器）构成器）构成42.1 概概 述述 2.1.1 可编程逻辑器件的发展历程可编程逻辑器件的发展历程 PROM(Programmable Read Only Memory)PLA(Programmable Logic Array)PAL(Programmable Array Logic)GAL(Generic Array Logic)EPLDCPLDFPGA52.1 概概 述述 2.1.2 可编程逻辑器件的分类可编程逻辑器件的分类 PLD按集成度分类按集成度分类 低集成度（低密度）芯片：可用逻辑门数大约在低集成度（低密度）芯片：可用逻辑门数大约在1000以下，以下，称简单称简单PLD，如，如PLA、PAL、GAL高集成度（高密度）芯片：高集成度（高密度）芯片：CPLD、FPGA芯片，称复杂芯片，称复杂PLD按集成度分类按集成度分类6乘积项结构器件（乘积项结构器件（CPLD）查找表结构器件（查找表结构器件（FPGA）熔丝型器件：一次性器件熔丝型器件：一次性器件反熔丝型器件：一次性器件反熔丝型器件：一次性器件EPROM型器件：紫外线擦除电可编程型器件：紫外线擦除电可编程EEPROM型器件：电可擦写编程型器件：电可擦写编程SRAM型器件：查找表结构的器件型器件：查找表结构的器件Flash型器件：多次可编程，掉电后不需重配置型器件：多次可编程，掉电后不需重配置按结构分类按结构分类按编程工艺分类按编程工艺分类第一代第一代第四代第四代72.2 简单可编程逻辑器件原理简单可编程逻辑器件原理 2.2.1 电路符号表示电路符号表示 常用逻辑门符号与现有国标符号的对照常用逻辑门符号与现有国标符号的对照 原理图一般用图中的常用符号来描述表示原理图一般用图中的常用符号来描述表示比较复杂的逻辑结构，用一套简化的符号来表示（比较复杂的逻辑结构，用一套简化的符号来表示（1991标准标准符号）符号）82.2 简单可编程逻辑器件原理简单可编程逻辑器件原理 2.2.1 电路符号表示电路符号表示 PLD的互补缓冲器的互补缓冲器 PLD的互补输入的互补输入 PLD中与阵列表示中与阵列表示 92.2 简单可编程逻辑器件原理简单可编程逻辑器件原理 2.2.1 电路符号表示电路符号表示 PLD中或阵列的表示中或阵列的表示 阵列线连接表示阵列线连接表示 102.2 简单可编程逻辑器件原理简单可编程逻辑器件原理 2.2.2 PROM PROM基本结构基本结构 ROM主要由地址译码、主要由地址译码、ROM单元阵列和输单元阵列和输出缓冲器构成出缓冲器构成地址译码器完成地址译码器完成PROM存储阵列行的选择存储阵列行的选择存储阵列的输出由乘积项的线性组合完成存储阵列的输出由乘积项的线性组合完成112.2 简单可编程逻辑器件原理简单可编程逻辑器件原理 2.2.2 PROM PROM的逻辑阵列结构的逻辑阵列结构 122.2 简单可编程逻辑器件原理简单可编程逻辑器件原理 2.2.2 PROM PROM表达的表达的PLD阵列图阵列图 132.2 简单可编程逻辑器件原理简单可编程逻辑器件原理 2.2.2 PROM 用用PROM完成半加器逻辑阵列完成半加器逻辑阵列 由于输入变量的增由于输入变量的增加会引起存储容量加会引起存储容量的增加，因此多变的增加，因此多变量的组合电路函数量的组合电路函数就不适合用单个就不适合用单个PROM来描述了。来描述了。142.2 简单可编程逻辑器件原理简单可编程逻辑器件原理 2.2.3 PLA PLA逻辑阵列示意图逻辑阵列示意图 PROM的与阵列是全译码器，产生了的与阵列是全译码器，产生了全部最小项，而在实际应用时，绝大全部最小项，而在实际应用时，绝大多数组合逻辑函数并不需要所有的最多数组合逻辑函数并不需要所有的最小项。小项。PLA是与阵列和或阵列都可编程。是与阵列和或阵列都可编程。PLA实现组合函数，需要把逻辑函数实现组合函数，需要把逻辑函数化成最简的与或表达式化成最简的与或表达式有多个输出时，要尽量利用公共的与有多个输出时，要尽量利用公共的与项，以提高阵列的利用率。项，以提高阵列的利用率。152.2 简单可编程逻辑器件原理简单可编程逻辑器件原理 2.2.3 PLA PLA与与 PROM的比较的比较 16PLA不需要包含输入变量每个可能的最小项，仅仅需包含的不需要包含输入变量每个可能的最小项，仅仅需包含的是在逻辑功能中实际要求的那些最小项。从而缓解规模的增是在逻辑功能中实际要求的那些最小项。从而缓解规模的增加。加。虽然虽然PLA利用率较高，但其软件算法比较复杂，多输入变量利用率较高，但其软件算法比较复杂，多输入变量和多输出的逻辑函数，处理上更困难。和多输出的逻辑函数，处理上更困难。172.2 简单可编程逻辑器件原理简单可编程逻辑器件原理 2.2.4 PAL（与阵列可编程，或阵列固定）（与阵列可编程，或阵列固定）PAL的常用表示的常用表示 PAL结构结构0A1A1F0F0A1A1F0Fu与阵列可编程，或阵与阵列可编程，或阵列固定的列固定的PAL避免了避免了PLA的问题，运行速度的问题，运行速度有所提高。有所提高。u从从PAL的结构可知，的结构可知，各个逻辑函数输出化简，各个逻辑函数输出化简，不必考虑公共的乘积项。不必考虑公共的乘积项。u送到或门的乘积项数送到或门的乘积项数目是固定的，从而简化目是固定的，从而简化设计算法，使单个输出设计算法，使单个输出的乘积项为有限。的乘积项为有限。18PAL16V8的部分结构图的部分结构图 可编程结构能解决组合逻辑的可编程问题。时序电路是可编程结构能解决组合逻辑的可编程问题。时序电路是由组合电路及存储单元（锁存器、触发器、由组合电路及存储单元（锁存器、触发器、RAM）构成。）构成。PAL加上输出寄存器，可实现时序电路的可编程加上输出寄存器，可实现时序电路的可编程192.2.5 GAL 1985年，年，Lattice在在PAL的基础上设计出的基础上设计出GAL器件（通用阵列器件（通用阵列逻辑器件）。首次在逻辑器件）。首次在PLD上采用上采用EEPROM工艺。工艺。GAL沿用与阵列可编程、或阵列固定的结构。沿用与阵列可编程、或阵列固定的结构。对对I/O结构进行了较大的改进，输出部分增加了输出逻辑宏单结构进行了较大的改进，输出部分增加了输出逻辑宏单元（元（OLMC）。）。OLMC单元设有多种组态，可配置称成专用组合输出、专用单元设有多种组态，可配置称成专用组合输出、专用输入、组合输出双向口、寄存器输出、寄存器输出双向口等。输入、组合输出双向口、寄存器输出、寄存器输出双向口等。20 PAL结构结构2.2.5 GAL uOLMC输出逻辑宏单元输出逻辑宏单元uGAL有有4个多路选择器，个多路选择器，通过不同的选择方式可通过不同的选择方式可以产生多种输出结构，以产生多种输出结构，分别属于三种模式。分别属于三种模式。u一旦确定了某种模式，一旦确定了某种模式，所有的所有的OLMC都将工作都将工作在同一种模式下。在同一种模式下。21（1）寄存器模式：）寄存器模式：1.寄存器输出结构（异或门输出寄存器输出结构（异或门输出经经D触发器至三态门，触发器触发器至三态门，触发器的时钟端的时钟端CLK连公共连公共CLK引引脚，三态门的使能端脚，三态门的使能端OE连公连公共共OE引脚）引脚）2.寄存器模式组合输出双向口结寄存器模式组合输出双向口结构（输出三态门受控，输出反构（输出三态门受控，输出反馈至本单元，组合输出无触发馈至本单元，组合输出无触发器）器）寄存器输出结构寄存器输出结构寄存器模式组合输出双向口结构寄存器模式组合输出双向口结构22（2）复合模式：）复合模式：组合输出双向口结构组合输出双向口结构组合输出结构组合输出结构组合输出双向结构组合输出双向结构 复合型组合输出结构复合型组合输出结构 23（3）简单模式：）简单模式：反馈输入结构反馈输入结构输出反馈结构输出反馈结构输出结构输出结构反馈输入结构反馈输入结构 输出反馈结构输出反馈结构 简单模式输出结构简单模式输出结构 242.3 CPLD的结构与工作原理的结构与工作原理 简单简单PLD器件在实用中已经被淘汰，主要因为：器件在实用中已经被淘汰，主要因为：（1）阵列规模较小，资源不够用于数字系统。）阵列规模较小，资源不够用于数字系统。（2）片内寄存器资源不足，且寄存器的结构限制较多，难以）片内寄存器资源不足，且寄存器的结构限制较多，难以构成丰富的时序电路。构成丰富的时序电路。I/O不够灵活，限制了片内资源的利用不够灵活，限制了片内资源的利用率。率。（3）编程不便，需用专用的编程工具。）编程不便，需用专用的编程工具。取代的是取代的是CPLD/FPGA，（例：，（例：Altera的的MAX3000A CPLD）25MAX3000A有有32512个宏单元。个宏单元。单个宏单元的结构包括：可编程的与阵列和固定的或阵列，可配单个宏单元的结构包括：可编程的与阵列和固定的或阵列，可配置寄存器。含共享扩展乘积项和高速并联扩展乘积项置寄存器。含共享扩展乘积项和高速并联扩展乘积项261逻辑阵列块逻辑阵列块(LAB)MAX3000A结构中包括五个主要部分：逻辑阵列块、宏单元、扩结构中包括五个主要部分：逻辑阵列块、宏单元、扩展乘积项、可编程连线阵列和展乘积项、可编程连线阵列和I/O控制块控制块1个个LAB由由16个宏单元的个宏单元的阵列组成。阵列组成。多个多个LAB组成阵列组成阵列多个多个LAB通过可编程连通过可编程连线阵线阵PIA和全局总线链接和全局总线链接在一起。在一起。272宏单元宏单元 MAX3000A系列中的宏单元系列中的宏单元 逻辑阵列逻辑阵列逻辑阵列逻辑阵列 乘积项选择矩阵乘积项选择矩阵乘积项选择矩阵乘积项选择矩阵 可编程寄存器可编程寄存器可编程寄存器可编程寄存器 三种时钟输入模式三种时钟输入模式 全局时钟信号全局时钟信号 全局时钟信号由高电平有效的时钟信号使能全局时钟信号由高电平有效的时钟信号使能 用乘积项实现一个阵列时钟用乘积项实现一个阵列时钟 逻辑阵列实现组合逻辑，逻辑阵列实现组合逻辑，可实现逻辑函数及宏单可实现逻辑函数及宏单元寄存器的辅助输入元寄存器的辅助输入可以被单独地配置为时可以被单独地配置为时序逻辑和组合逻辑工作序逻辑和组合逻辑工作方式。方式。28共享扩展乘积项结构共享扩展乘积项结构 2.扩展乘积项扩展乘积项 复杂的逻辑函数需要附加乘积项，可利用其他宏单元以提供复杂的逻辑函数需要附加乘积项，可利用其他宏单元以提供逻辑资源，即扩展项。逻辑资源，即扩展项。共享扩展项共享扩展项由每个宏单元提供一由每个宏单元提供一个单独的乘积项，通个单独的乘积项，通过一个非门取反后反过一个非门取反后反馈到逻辑阵列中，可馈到逻辑阵列中，可被被LAB内任何一个或内任何一个或全部宏单元使用和共全部宏单元使用和共享。享。292.扩展乘积项扩展乘积项 并联扩展项馈送方式并联扩展项馈送方式 并联扩展项并联扩展项宏单元中一些没有被使用的乘宏单元中一些没有被使用的乘积项，被分配到邻近的宏单元。积项，被分配到邻近的宏单元。允许最多允许最多20个乘积项直接送到个乘积项直接送到宏单元的或逻辑。（宏单元的或逻辑。（5+15）304可编程连线阵列可编程连线阵列(PIA)PIA信号布线到信号布线到LAB的方式的方式 不同的不同的LAB通过在可编程连线阵列通过在可编程连线阵列PIA上布线，以相互连接上布线，以相互连接构成所需逻辑。构成所需逻辑。MAX3000A的专用输入、的专用输入、I/O引脚和宏单元输出都连接到引脚和宏单元输出都连接到PIA，PIA可以把信号送到整个器件的各个地方。可以把信号送到整个器件的各个地方。315I/O控制块控制块 器件的器件的I/O控制块控制块 I/O控制块允许每个控制块允许每个IO引脚单引脚单独被配置为输入、输出和双向独被配置为输入、输出和双向工作模式。工作模式。所有所有IO引脚都有一个三态缓冲引脚都有一个三态缓冲器，控制信号来自多路选择器，器，控制信号来自多路选择器，可以选择用信号、可以选择用信号、GND和和VCC控制。控制。322.4 FPGA的结构与工作原理的结构与工作原理 2.4.1 查找表逻辑结构查找表逻辑结构 FPGA查找表单元查找表单元 可编程的查找表结构（可编程的查找表结构（LOOK UP TABLE LUT）大部分大部分FPGA采用基于采用基于SRAM的查找的查找表结构，用表结构，用SRAM来构成逻辑函数来构成逻辑函数发生器。发生器。一个一个N输入的输入的LUT可以实现可以实现N个输入个输入变量的任何逻辑。变量的任何逻辑。一个一个N输入的输入的LUT，需要，需要SRAM存储存储N个输入构成的真值表，需要个输入构成的真值表，需要2的的N次幂个位的次幂个位的SRAM单元。单元。33FPGA查找表单元内部结构查找表单元内部结构 4输入输入161 SRAM存储真值表存储真值表342.4.2 CycloneIII系列器件的结构与原理系列器件的结构与原理 Cyclone LE结构图结构图 Cyclone III具有低功具有低功耗、高性价比耗、高性价比Cyclone主要由：主要由：逻辑阵列块逻辑阵列块LAB嵌入式存储器块嵌入式存储器块嵌入式硬件乘法器嵌入式硬件乘法器IO单元单元PLL等模块构成等模块构成各个模块之间存在丰富的互连线和各个模块之间存在丰富的互连线和时钟网络时钟网络35LAB由多个逻辑宏单元由多个逻辑宏单元LE构成，构成，LE是是FPGA器件的最基本的器件的最基本的可编程单元可编程单元LE主要由一个主要由一个4输入的查找表输入的查找表LUT、进位链逻辑、寄存器链逻、进位链逻辑、寄存器链逻辑和一个可编程的寄存器构成。辑和一个可编程的寄存器构成。4输入的输入的LUT可完成所有的可完成所有的4输入输入1输出的组合逻辑功能。输出的组合逻辑功能。每个每个LE中的可编程寄存器可以被配置称各种触发器形式，而中的可编程寄存器可以被配置称各种触发器形式，而且寄存器具有数据、时钟、时钟使能、清零输入信号。寄存器且寄存器具有数据、时钟、时钟使能、清零输入信号。寄存器可旁路。可旁路。LE有三个输出驱动内部互连，一个驱动局部互连，另两个驱有三个输出驱动内部互连，一个驱动局部互连，另两个驱动行或列的互连，动行或列的互连，LUT和寄存器的输出可单独控制。和寄存器的输出可单独控制。36Cyclone LE普通模式普通模式 Cyclone的工作模式的工作模式LE可工作在两种操作模式下。可工作在两种操作模式下。普通模式，普通模式，LE适合通用逻辑应用和组合逻辑的实现适合通用逻辑应用和组合逻辑的实现37Cyclone LE动态算术模式动态算术模式 算术模式，可以更好的实现加法器、计数器、累加器和比较算术模式，可以更好的实现加法器、计数器、累加器和比较器。器。38Cyclone LAB结构结构 逻辑阵列块逻辑阵列块LAB是由一系列相邻的是由一系列相邻的LE构成。构成。Cyclone III LAB包含包含16个个LE，LAB间存在行互连、列互连、直连通间存在行互连、列互连、直连通路互连、路互连、LAB局部互连、局部互连、LE进位链和进位链和寄存器链。寄存器链。局部互连可以在同一个局部互连可以在同一个LAB的的LE间传输信号；间传输信号；进位链用来连接进位链用来连接LE的进位输出和的进位输出和下一个下一个LE的进位输入；的进位输入；寄存器链用来连接下一个寄存器链用来连接下一个LE的寄的寄存器输出和下一个存器输出和下一个LE的寄存器数的寄存器数据输入。据输入。39LAB阵列阵列 40LAB控制信号生成控制信号生成 控制信号生成控制信号生成每个每个LAB都有专用的逻辑都有专用的逻辑来生成来生成LE的控制信号的控制信号LE的控制信号包括时钟信号、时钟使能信号、异步清零、同步的控制信号包括时钟信号、时钟使能信号、异步清零、同步清零、异步预置清零、异步预置/装载信号、同步装载和加装载信号、同步装载和加/减控制信号。减控制信号。41FPGA含有嵌入式存储器，由数十个含有嵌入式存储器，由数十个M9K的存储器块构成，的存储器块构成，可实现可实现8192位位RAM、ROM等存储器功能。等存储器功能。Cyclone III中还有嵌入式乘法器，硬件乘法器可大大提高中还有嵌入式乘法器，硬件乘法器可大大提高FPGA在处理在处理DSP任务是的能力。任务是的能力。Cyclone III器件中设置了复杂的全局时钟网络，用于实现全器件中设置了复杂的全局时钟网络，用于实现全局时钟、复位信号。局时钟、复位信号。42LVDS连接连接（低压差分串行）（低压差分串行）Cyclone III的的I/O支持多种支持多种IO接口，符合多种接口，符合多种I/O标准。标准。Low-Voltage Differential Signaling 低压差分信号低压差分信号 1994年由年由美国国家半导体公司美国国家半导体公司提出的一种信号传输模式，它是一种提出的一种信号传输模式，它是一种标准标准，它在提供高数据传输率的同时会有很低的功耗，另外它还有许多，它在提供高数据传输率的同时会有很低的功耗，另外它还有许多其他的优势：其他的优势：1、低电压电源的兼容性、低电压电源的兼容性 2、低噪声、低噪声 3、高噪声抑制能力、高噪声抑制能力 4、可靠的信号传输、可靠的信号传输 5、能够集成到系统级、能够集成到系统级IC内内 使用使用LVDS技术的的产品数据速率可以从几百技术的的产品数据速率可以从几百Mbps到到2Gbps。它是电流驱动的，通过在接收端放置一个负载而得到电压，当电流它是电流驱动的，通过在接收端放置一个负载而得到电压，当电流正向流动，接收端输出为正向流动，接收端输出为1，反之为，反之为0 它的摆幅为它的摆幅为250mv-450mv 432.5 硬件测试技术硬件测试技术 2.5.1 内部逻辑测试内部逻辑测试CPLD/FPGA内部逻辑测试是应用设计可靠性的重要保证。内部逻辑测试是应用设计可靠性的重要保证。内部逻辑测试需要在设计时加入用于测试的专用逻辑，进行可内部逻辑测试需要在设计时加入用于测试的专用逻辑，进行可测性设计（测性设计（DFT），在设计完成后用来测试关键逻辑。），在设计完成后用来测试关键逻辑。ASIC设计中使用扫描寄存器，把关键逻辑部分的普通寄存器用设计中使用扫描寄存器，把关键逻辑部分的普通寄存器用测试扫描寄存器来代替，从而进行动态的测试、分析。测试扫描寄存器来代替，从而进行动态的测试、分析。FPGA厂商在可编程逻辑器件中可动态载入某种逻辑功能模块，厂商在可编程逻辑器件中可动态载入某种逻辑功能模块，与与EDA工具软件配合提供嵌入式逻辑分析仪，以发现内部逻辑工具软件配合提供嵌入式逻辑分析仪，以发现内部逻辑问题。（问题。（SignalTap II）44边界扫描电路结构边界扫描电路结构 2.5.2 JTAG边界扫描测试边界扫描测试 JTAG开发了开发了IEEE1149.1-1990边界扫描测试技术规范，提供了有效地测试引边界扫描测试技术规范，提供了有效地测试引线致密的电路板上集成电路芯片的能力。线致密的电路板上集成电路芯片的能力。器件的边界扫描单元能够从逻辑跟踪引脚信号，或者从引脚或器件核心逻辑器件的边界扫描单元能够从逻辑跟踪引脚信号，或者从引脚或器件核心逻辑信号中捕获数据。信号中捕获数据。强行加入的测试数据串行地移入边界扫描单元，捕获的数据串行移出并在器强行加入的测试数据串行地移入边界扫描单元，捕获的数据串行移出并在器件外部同预期结果进行比较。件外部同预期结果进行比较。提供了串行扫描路径，能捕获器件核心逻辑的内容。提供了串行扫描路径，能捕获器件核心逻辑的内容。45表表2-1 边界扫描边界扫描IO引脚功能引脚功能 引引 脚脚描描 述述功功 能能TDI测试数据输入测试数据输入(Test Data Input)测试指令和编程数据的串行输入引脚。数据在测试指令和编程数据的串行输入引脚。数据在TCK的上升沿移入。的上升沿移入。TDO测试数据输出测试数据输出(Test Data Output)测测试试指指令令和和编编程程数数据据的的串串行行输输出出引引脚脚，数数据据在在TCK的的下下降降沿沿移移出出。如果数据没有被移出时，该引脚处于高阻态。如果数据没有被移出时，该引脚处于高阻态。TMS测试模式选择测试模式选择(Test Mode Select)控控制制信信号号输输入入引引脚脚，负负责责TAP控控制制器器的的转转换换。TMS必必须须在在TCK的的上升沿到来之前稳定。上升沿到来之前稳定。TCK测试时钟输入测试时钟输入(Test Clock Input)时时钟钟输输入入到到BST电电路路，一一些些操操作作发发生生在在上上升升沿沿，而而另另一一些些发发生生在在下降沿。下降沿。TRST测试复位输入测试复位输入(Test Reset Input)低低电电平平有有效效，异异步步复复位位边边界界扫扫描描电电路路(在在IEEE规规范范中中，该该引引脚脚可可选选)。IEEE 1149.1 标准规定了一个四线串行接口（第五条线是可选的），该接口称标准规定了一个四线串行接口（第五条线是可选的），该接口称作测试访问端口（作测试访问端口（TAP），用于访问复杂的集成电路（），用于访问复杂的集成电路（IC）。）。在在TDI（测试数据输入）引线上输入到芯片中的数据存储在指令寄存器中或一（测试数据输入）引线上输入到芯片中的数据存储在指令寄存器中或一个数据寄存器中。个数据寄存器中。串行数据从串行数据从TDO（测试数据输出）引线上离开芯片。边界扫描逻辑由（测试数据输出）引线上离开芯片。边界扫描逻辑由TCK（测试时钟）上的信号计时，而且（测试时钟）上的信号计时，而且TMS（测试模式选择）信号驱动（测试模式选择）信号驱动TAP控制控制器的状态。器的状态。TRST（测试重置）是可选项。（测试重置）是可选项。462.5 硬件测试技术硬件测试技术 边界扫描数据移位方式边界扫描数据移位方式 2.5.2 JTAG边界扫描测试边界扫描测试 JTAG边界扫描测试由测试访问端口的控制器边界扫描测试由测试访问端口的控制器（TAP）管理。）管理。TMS、TRST和和TCK引脚管理引脚管理TAP控制器的操作。控制器的操作。TDI和和TDO为数据寄存器提供串行通道，为数据寄存器提供串行通道，TDI也为也为指令寄存器提供数据，然后为数据寄存器产生控制指令寄存器提供数据，然后为数据寄存器产生控制控制逻辑。控制逻辑。边界扫描寄存器：由器件引脚上的所有边界扫描单元构成，设计者可用边界边界扫描寄存器：由器件引脚上的所有边界扫描单元构成，设计者可用边界扫描寄存器来测试外部引脚的连接，或是在器件运行是捕获内部数据。扫描寄存器来测试外部引脚的连接，或是在器件运行是捕获内部数据。47K KX康芯科技康芯科技2.5.2 JTAG边界扫描测试边界扫描测试 JTAG BST系统内部结系统内部结构构 48K KX康芯科技康芯科技2.5.2 JTAG边界扫描测试边界扫描测试 JTAG BST系统与与系统与与FPGA器件关联结构图器件关联结构图 扫描寄存器与扫描寄存器与FPGA器件相关联器件相关联的的IO引脚。引脚。边界扫描单元在每个边界扫描单元在每个IOE中包括中包括一套一套捕获寄存器捕获寄存器和一组和一组更新寄存更新寄存器器。捕获寄存器同内部器件数据相联捕获寄存器同内部器件数据相联系，更新寄存器同外部数据连接。系，更新寄存器同外部数据连接。JTAG BST寄存器的控制信号由寄存器的控制信号由TAP控制器内部产生。控制器内部产生。边界扫描寄存器的数据信号路径是从串行数据输入边界扫描寄存器的数据信号路径是从串行数据输入TDI到串行数据到串行数据输出输出TDO。起于。起于TDI引脚而终于引脚而终于TDO引脚。引脚。492.5 硬件测试技术硬件测试技术 JTAG BST选择命令模式时序选择命令模式时序 2.5.2 JTAG边界扫描测试边界扫描测试 2.5.3 嵌入式逻辑分析仪嵌入式逻辑分析仪 502.6 FPGA/CPLD产品概述产品概述 2.6.1 Lattice公司公司CPLD器件系列器件系列 1.ispLSI器件系列器件系列 ispLSI1000E系列系列 ispLSI2000E/2000VL/200VE系列系列 ispLSI 8000/8000V系列系列 ispLSI5000V系列系列 2.ispMACH4000系列系列 2.Lattice EC&ECP系列系列 IspMACH 4000Z、ispMACH 4000V、ispMACH 4000Z 512.6 FPGA/CPLD产品概述产品概述 2.6.2 Xilinx公司的公司的FPGA和和CPLD器件系列器件系列 2.Spartan&Spartan-3&Spartan 3E器件系列器件系列 5.Xilinx的的IP核核 1.Virtex-4系列系列FPGA Virtex-4 LX Virtex-4 SX Virtex-4 FX 2.XC9500&XC9500XL系列系列CPLD 4.Xilinx FPGA配置器件配置器件SPROM 522.6 FPGA/CPLD产品概述产品概述 2.6.3 Altera公司公司FPGA和和CPLD器件系列器件系列 1.Stratix II 系列系列FPGA 5.MAX系列系列CPLD 2.ACEX系列系列FPGA 4.FLEX系列系列FPGA 2.Stratix系列系列FPGA 6.Cyclone系列系列FPGA低成本低成本FPGA 7.Cyclone II系列系列FPGA 8.MAX II系列器件系列器件 9.Altera宏功能块及宏功能块及IP核核 532.6 FPGA/CPLD产品概述产品概述 2.6.4 Actel公司的公司的FPGA器件器件 2.6.5 Altera公司的公司的FPGA配置方式与配置器件配置方式与配置器件 器器 件件功能描述功能描述封装形式封装形式EPC216956801位，位，2.3/5V供电供电20脚脚PLCC、32 脚脚 TQFPEPC110464961位，位，2.3/5V供电供电8脚脚PDIP、20脚脚PLCCEPC1441440 8001位，位，2.3/5V供电供电8脚脚PDIP、20脚脚PLCC表表2-2 Altera FPGA常用配置器件常用配置器件 542.7 编程与配置编程与配置 编程工艺编程工艺编程工艺编程工艺 基于电可擦除存储单元的基于电可擦除存储单元的EEPROM或或Flash技术技术 基于基于SRAM查找表的编程单元查找表的编程单元 基于反熔丝编程单元基于反熔丝编程单元 器件焊接是设计数字系统的最后一个步骤。当设计存在问题时，设计者不器件焊接是设计数字系统的最后一个步骤。当设计存在问题时，设计者不得不重新印制电路板，从而延长了设计周期。得不重新印制电路板，从而延长了设计周期。CPLD/FPGA被焊接到电路板上，设计调试时可随时改变整个电路的硬件被焊接到电路板上，设计调试时可随时改变整个电路的硬件逻辑关系，不必改变整个电路板的结构。逻辑关系，不必改变整个电路板的结构。CPLD/FPGA具有在系统下载或重新配置功能。具有在系统下载或重新配置功能。55接口各引脚信号名称接口各引脚信号名称 引脚引脚12345678910PS模式模式DCKGNDCONF_DONEVCCnCONFIG-nSTATUS-DATA0GNDJATG模模式式TCKGNDTDOVCCTMS-TDIGND电可擦除编程工艺优点是编程后信息不会因掉电而丢失，但编程次数有电可擦除编程工艺优点是编程后信息不会因掉电而丢失，但编程次数有限，编程的速度不快。限，编程的速度不快。基于基于SRAM的的FPGA，配置次数无限，加电可随时更改逻辑，但掉电后芯，配置次数无限，加电可随时更改逻辑，但掉电后芯片中的信息丢失，下载保密性也有待提高。片中的信息丢失，下载保密性也有待提高。562.7 编程与配置编程与配置 CPLDCPLD编程下载连接编程下载连接 在系统可编程（在系统可编程（ISP）就是当系统上电并正常工作时，计算机通过系统中的）就是当系统上电并正常工作时，计算机通过系统中的ISP接口直接对其进行编程，器件在编程后立即进入正常工作状态。接口直接对其进行编程，器件在编程后立即进入正常工作状态。MAX7000、MAX3000A系列是采用系列是采用JTAG接口方式对器件进行在系统编程的。接口方式对器件进行在系统编程的。JTAG用于编程功能有利于各可编程逻辑器件编程接口的统一。用于编程功能有利于各可编程逻辑器件编程接口的统一。572.7 编程与配置编程与配置 多个支持多个支持JTAG接口接口ISP编程的编程的CPLD器件，可以使用器件，可以使用JTAG链进行编程，也可以进行测试。链进行编程，也可以进行测试。图图2-49 多多CPLD芯片芯片ISP编程连接方式编程连接方式 582.7.2 使用使用PC并行口配置并行口配置FPGA 图图2-50 PS模式的模式的FPGA配置时序配置时序 基于基于SRAM的的FPGA器件，没有器件，没有ISP的概念，代之以的概念，代之以ICR（在线可重配置方（在线可重配置方式）。式）。FPGA结构使之在上电后需要重新配置一次。结构使之在上电后需要重新配置一次。电路可重配置是指允许器件已经配置好的情况下进行重新配置，以改变电电路可重配置是指允许器件已经配置好的情况下进行重新配置，以改变电路逻辑结构和功能。如采用路逻辑结构和功能。如采用PC机的下载电缆下载设计文件至机的下载电缆下载设计文件至FPGA。592.7.3 FPGA专用配置器件专用配置器件 EPCS器件配置器件配置FPGA的电路原理图的电路原理图 PC机直接对机直接对FPGA进行配置，具有方便进行配置，具有方便的特点。当数字系统设计完成，正式投的特点。当数字系统设计完成，正式投入使用时，在应用现场的入使用时，在应用现场的FPGA加电配加电配置，需要专用的配置器件来完成。置，需要专用的配置器件来完成。如如EPROM配置，专用配置器件配置，配置，专用配置器件配置，单片机控制配置，单片机控制配置，CPLD控制配置。控制配置。专用配置器件通常是串行的专用配置器件通常是串行的PROM器件。对于配置器件，器件。对于配置器件，ALtera的的FPGA允允许多个配置器件配置单个许多个配置器件配置单个FPGA器件，也允许多个配置器件配置多个器件，也允许多个配置器件配置多个FPGA器器件。件。Altera公司还提供了可重复编程配置器件。配置器件可通过公司还提供了可重复编程配置器件。配置器件可通过JTAG口完成，而口完成，而且器件间还可以进行级联。且器件间还可以进行级联。602.7.4 使用单片机配置使用单片机配置FPGA 图图2-52 用用89C52进行配置进行配置 利用单片机对利用单片机对FPGA进行配置，可以取代昂贵的专用进行配置，可以取代昂贵的专用OTP配置配置ROM，可实现，可实现单片机仿真的仿真器设计、多功能虚拟仪器设计、多任务通信设备设计或单片机仿真的仿真器设计、多功能虚拟仪器设计、多任务通信设备设计或EDA实验系统设计等。实验系统设计等。ROM内按不同地址放置多个针对不同功能要求设计好的内按不同地址放置多个针对不同功能要求设计好的FPGA配置文件，然配置文件，然后由单片机接收不同的命令，以选择不同的地址控制，从而使所需要的配置后由单片机接收不同的命令，以选择不同的地址控制，从而使所需要的配置文件下载到文件下载到FPGA中。中。612.7 编程与配置编程与配置 2.7.5 使用使用CPLD配置配置FPGA 使用单片机配置的缺点：使用单片机配置的缺点：1、速度慢，不适用于大规模、速度慢，不适用于大规模FPGA和高可靠应用；和高可靠应用；2、容量小，单片机引脚少，不适合接大的、容量小，单片机引脚少，不适合接大的ROM以以存储较大的配置文件；存储较大的配置文件；3、体积大，成本和功耗都不利于相关的设计。、体积大，成本和功耗都不利于相关的设计。采用采用CPLD作为配置控制器件的作为配置控制器件的FPGA配置电路，能很好地解决单片机配配置电路，能很好地解决单片机配置存在的问题。置存在的问题。62习习 题题 习习题题3-1 OLMC有有何何功功能能？说说明明GAL是是怎怎样样实实现现可可编编程程组组合合电电路路与与时时序序电电路路的。的。习题习题3-2 什么是基于乘积项的可编程逻辑结构？什么是基于乘积项的可编程逻辑结构？习题习题3-3 什么是基于查找表的可编程逻辑结构？什么是基于查找表的可编程逻辑结构？习题习题3-4 FPGA系列器件中的系列器件中的EAB有何作用？有何作用？习题习题3-5 与传统的测试技术相比，边界扫描技术有何优点？与传统的测试技术相比，边界扫描技术有何优点？习题习题3-6 解释编程与配置这两个概念。解释编程与配置这两个概念。习习题题3-7 请请参参阅阅相相关关资资料料，并并回回答答问问题题：如如本本章章给给出出的的归归类类方方式式，将将基基于于乘乘积积项项的的可可编编程程逻逻辑辑结结构构的的PLD器器件件归归类类为为CPLD；将将基基于于查查找找表表的的可可编编程程逻逻辑辑结结构构的的PLD器器件件归归类类为为FPGA，那那么么，APEX系系列列属属于于什什么么类类型型PLD器器件？件？MAX II系列又属于什么类型的系列又属于什么类型的PLD器件？为什么？器件？为什么？63