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数字设计原理与实践数字设计原理与实践复习指导复习指导第一章第一章 引引 言言w分值：分值：0分分第二章第二章 数制与编码（数制与编码（10分）分）uu数制转换数制转换数制转换数制转换 十进制与十六进制、八进制、二进制以余三码、十进制与十六进制、八进制、二进制以余三码、十进制与十六进制、八进制、二进制以余三码、十进制与十六进制、八进制、二进制以余三码、8421BCD8421BCD码码码码间的相互转换。反码的概念间的相互转换。反码的概念间的相互转换。反码的概念间的相互转换。反码的概念uu二进制补、反码的加、减运算二进制补、反码的加、减运算二进制补、反码的加、减运算二进制补、反码的加、减运算uu负数的表示负数的表示负数的表示负数的表示 如：十进制数如：十进制数如：十进制数如：十进制数-9-9或或或或-0-0用八位二进制补码表示（）用八位二进制补码表示（）用八位二进制补码表示（）用八位二进制补码表示（）uu纠错码、纠错码纠错码、纠错码纠错码、纠错码纠错码、纠错码 “葛莱码葛莱码葛莱码葛莱码”又称又称又称又称“格雷码格雷码格雷码格雷码”、二维码、奇偶校验码、汉明码、二维码、奇偶校验码、汉明码、二维码、奇偶校验码、汉明码、二维码、奇偶校验码、汉明码第三章 数字电路（10分）u知识点：噪声容限、扇入，扇出、延时特性知识点：噪声容限、扇入，扇出、延时特性知识点：噪声容限、扇入，扇出、延时特性知识点：噪声容限、扇入，扇出、延时特性 复习内容复习内容复习内容复习内容1 1、CMOSCMOS稳态电气特性、动态电气特性（稳态电气特性、动态电气特性（稳态电气特性、动态电气特性（稳态电气特性、动态电气特性（69-8569-85）2 2、在、在、在、在CMOSCMOS器件中如何使门电路反向与非反向。器件中如何使门电路反向与非反向。器件中如何使门电路反向与非反向。器件中如何使门电路反向与非反向。3 3、三态输出的概念、三态输出的概念、三态输出的概念、三态输出的概念4 4、输入、输入、输入、输入/输出结构输出结构输出结构输出结构5 5、如何用、如何用、如何用、如何用CMOSCMOS晶体管构建门电路。晶体管构建门电路。晶体管构建门电路。晶体管构建门电路。第四章第四章 组合逻辑设计原理（组合逻辑设计原理（15分）分）u知识点：代数法化简、组合电路设计、分析，定理、知识点：代数法化简、组合电路设计、分析，定理、知识点：代数法化简、组合电路设计、分析，定理、知识点：代数法化简、组合电路设计、分析，定理、标准表达式，无关最小项标准表达式，无关最小项标准表达式，无关最小项标准表达式，无关最小项uu复习内容复习内容复习内容复习内容 1 1、代入规则、反函数、对偶函数、代入规则、反函数、对偶函数、代入规则、反函数、对偶函数、代入规则、反函数、对偶函数 2 2、函数化简（包含无关最小项）、函数化简（包含无关最小项）、函数化简（包含无关最小项）、函数化简（包含无关最小项）3 3、最小项与最大项的性质、最小项与最大项的性质、最小项与最大项的性质、最小项与最大项的性质 4 4、竞争、竞争、竞争、竞争-冒险产生的原因、判断一个函数产生的电冒险产生的原因、判断一个函数产生的电冒险产生的原因、判断一个函数产生的电冒险产生的原因、判断一个函数产生的电 路是否存在冒险。路是否存在冒险。路是否存在冒险。路是否存在冒险。5 5、组合逻辑电路的分析与设计、组合逻辑电路的分析与设计、组合逻辑电路的分析与设计、组合逻辑电路的分析与设计 分析：写表达式、化简，列出真值表、描述电路功能，或进分析：写表达式、化简，列出真值表、描述电路功能，或进分析：写表达式、化简，列出真值表、描述电路功能，或进分析：写表达式、化简，列出真值表、描述电路功能，或进 一步画出简化后的电路图一步画出简化后的电路图一步画出简化后的电路图一步画出简化后的电路图 设计：写出真值表、函数表达式、画出电路图设计：写出真值表、函数表达式、画出电路图设计：写出真值表、函数表达式、画出电路图设计：写出真值表、函数表达式、画出电路图w求某一函数求某一函数F的的反函数或反函数或对偶对偶函数函数时，要注意时，要注意保持原函数的运算顺序不变保持原函数的运算顺序不变。w最小项的性质最小项的性质1.n1.n个变量的所有最小项之和恒等于个变量的所有最小项之和恒等于个变量的所有最小项之和恒等于个变量的所有最小项之和恒等于1 1。2.2.m m i i m m j j=0 (i=0 (i j)j)3.n3.n个变量的每一个最小项有个变量的每一个最小项有个变量的每一个最小项有个变量的每一个最小项有n n个相邻项个相邻项个相邻项个相邻项(其余项其余项其余项其余项相同相同相同相同,有一项互补有一项互补有一项互补有一项互补)w最大项的性质最大项的性质1.1.2.2.M Mi i +M+M j j=1 (i j)=1 (i j)3.n3.n个变量的每一个最大项有个变量的每一个最大项有个变量的每一个最大项有个变量的每一个最大项有n n个相邻项个相邻项个相邻项个相邻项(其余其余其余其余 项相同项相同项相同项相同,有一项互补有一项互补有一项互补有一项互补)如如如如:相邻项相邻项相邻项相邻项与最小项类似，有与最小项类似，有与最小项类似，有与最小项类似，有4.4.且有且有且有且有=如：如：w竞争竞争-冒险产生的原因：电路延时冒险产生的原因：电路延时w如何判断与消除冒险。如何判断与消除冒险。1、如采用卡诺图法，则判断：、如采用卡诺图法，则判断：观察是否存在观察是否存在“相切相切”的卡诺圈的卡诺圈,若存在则可能产生冒险。若存在则可能产生冒险。2、如采用卡诺图法，则消除：在卡诺图中增、如采用卡诺图法，则消除：在卡诺图中增加卡诺圈以消除加卡诺圈以消除“相切相切”现象。现象。第五章第五章 组合逻辑设计实践（组合逻辑设计实践（25分）分）w w知识点：知识点：知识点：知识点：“级联级联级联级联”设计，设计，设计，设计，“圈到圈圈到圈圈到圈圈到圈”的设计方法，的设计方法，的设计方法，的设计方法，定时图定时图定时图定时图w w复习复习复习复习 1 1、“圈到圈圈到圈圈到圈圈到圈”逻辑设计：选择信号名、逻辑门类型、符号使逻辑设计：选择信号名、逻辑门类型、符号使逻辑设计：选择信号名、逻辑门类型、符号使逻辑设计：选择信号名、逻辑门类型、符号使大多数反相圈大多数反相圈大多数反相圈大多数反相圈“抵消抵消抵消抵消”。2 2、信号命名规则：、信号命名规则：、信号命名规则：、信号命名规则：低电平有效的信号名带后缀低电平有效的信号名带后缀低电平有效的信号名带后缀低电平有效的信号名带后缀“_ L”_ L”，而高，而高，而高，而高电平有效的信号名不带后缀。后缀电平有效的信号名不带后缀。后缀电平有效的信号名不带后缀。后缀电平有效的信号名不带后缀。后缀“_ L”_ L”的含义可以理解为的含义可以理解为的含义可以理解为的含义可以理解为前缀前缀前缀前缀“非非非非”。3 3、定时图、定时图、定时图、定时图 4 4、VHDLVHDL语言语言语言语言 译译 码码 器器 译码器将输入编码转换为输出编码，输入码字译码器将输入编码转换为输出编码，输入码字译码器将输入编码转换为输出编码，输入码字译码器将输入编码转换为输出编码，输入码字到输出码字之间有一对一的映射关系。到输出码字之间有一对一的映射关系。到输出码字之间有一对一的映射关系。到输出码字之间有一对一的映射关系。3-8译码器译码器74x138编码器编码器最简单的编码器最简单的编码器最简单的编码器最简单的编码器可能是可能是可能是可能是2 2n n-n n或二进制编码器。它或二进制编码器。它或二进制编码器。它或二进制编码器。它的功能恰好与二进制译码器相反：其输入编码是的功能恰好与二进制译码器相反：其输入编码是的功能恰好与二进制译码器相反：其输入编码是的功能恰好与二进制译码器相反：其输入编码是2 2n n中取中取中取中取1 1码，输出编码为码，输出编码为码，输出编码为码，输出编码为n n位二进制。位二进制。位二进制。位二进制。优先级编码器优先级编码器74x148三态缓冲器三态缓冲器w三态缓冲器又称三态驱动器。三态缓冲器又称三态驱动器。w当使能输入有效时，器件像普通的缓冲器或当使能输入有效时，器件像普通的缓冲器或反相器一样工作；反相器一样工作；w当使能输入无效时，器件输出当使能输入无效时，器件输出“悬空悬空”，即，即为高阻、断开状态。为高阻、断开状态。74x541 包含包含包含包含8 8个缓冲器。当个缓冲器。当个缓冲器。当个缓冲器。当2 2个使能输入个使能输入个使能输入个使能输入G1_LG1_L和和和和G2_LG2_L都有效时，器件的三态输出才有效。都有效时，器件的三态输出才有效。都有效时，器件的三态输出才有效。都有效时，器件的三态输出才有效。74x245 包含包含包含包含8 8对三态缓冲器的对三态缓冲器的对三态缓冲器的对三态缓冲器的总线收发器，数据可双向总线收发器，数据可双向总线收发器，数据可双向总线收发器，数据可双向传输。传输。传输。传输。DIRDIR输入决定传输方输入决定传输方输入决定传输方输入决定传输方向是从向是从向是从向是从A A到到到到B B（DIRDIR1 1）或）或）或）或从从从从B B到到到到A A（DIRDIR0 0）；只有）；只有）；只有）；只有G_LG_L有效，三态缓冲器才能有效，三态缓冲器才能有效，三态缓冲器才能有效，三态缓冲器才能按选定的方向传输数据按选定的方向传输数据按选定的方向传输数据按选定的方向传输数据.多路复用器多路复用器74x1518 8输入输入输入输入1 1位多路复用器，选择输入为位多路复用器，选择输入为位多路复用器，选择输入为位多路复用器，选择输入为C C、B B、A A，其中，其中，其中，其中C C是最高是最高是最高是最高有效位；使能输入有效位；使能输入有效位；使能输入有效位；使能输入EN_LEN_L低电平有效；输出为低电平有效；输出为低电平有效；输出为低电平有效；输出为Y Y及及及及Y_LY_L。74x1534 4输入输入输入输入2 2位多路复用器，具有分开的位多路复用器，具有分开的位多路复用器，具有分开的位多路复用器，具有分开的1 1位使能输入位使能输入位使能输入位使能输入(1G(1G、2G).2G).多路分配器多路分配器 多路分配器的功能恰好与多路复用器的功能多路分配器的功能恰好与多路复用器的功能多路分配器的功能恰好与多路复用器的功能多路分配器的功能恰好与多路复用器的功能相反。相反。相反。相反。b b位、位、位、位、n n输出的多路分配器，其有输出的多路分配器，其有输出的多路分配器，其有输出的多路分配器，其有b b个数个数个数个数据输入、据输入、据输入、据输入、s s个选择输入选择个选择输入选择个选择输入选择个选择输入选择n n2 2s s个个个个b b位数据输出位数据输出位数据输出位数据输出集合之一。在正常操作中，被选中的输出等于集合之一。在正常操作中，被选中的输出等于集合之一。在正常操作中，被选中的输出等于集合之一。在正常操作中，被选中的输出等于数据输入，其它输出均为数据输入，其它输出均为数据输入，其它输出均为数据输入，其它输出均为0 0。奇偶校验电路奇偶校验电路异或异或异或异或(XOR)(XOR)门：门：门：门：异或非异或非异或非异或非(XNOR)(XNOR)门：门：门：门：0 A0 A的个数为偶数的个数为偶数的个数为偶数的个数为偶数 A A .A=A A .A=A A A A的个数为奇数的个数为奇数的个数为奇数的个数为奇数 1 A1 A的个数为偶数的个数为偶数的个数为偶数的个数为偶数 A A .A=A A .A=A A A A的个数为奇数的个数为奇数的个数为奇数的个数为奇数比较器比较器w w74x8574x85为为为为4 4位比较器，它位比较器，它位比较器，它位比较器，它比较两个比较两个比较两个比较两个4 4位数是相等、位数是相等、位数是相等、位数是相等、小于还是大于。小于还是大于。小于还是大于。小于还是大于。w w74x8574x85也提供级联输入也提供级联输入也提供级联输入也提供级联输入（AGTBINAGTBIN、LTBINLTBIN、AEQBINAEQBIN），以扩展输），以扩展输），以扩展输），以扩展输入位数，实现多于入位数，实现多于入位数，实现多于入位数，实现多于4 4位位位位的比较器。的比较器。的比较器。的比较器。74x68274x68274x68274x682是一个是一个是一个是一个8 8 8 8位的位的位的位的MSIMSIMSIMSI比较器，当所有比较器，当所有比较器，当所有比较器，当所有8 8 8 8个输入对均一个输入对均一个输入对均一个输入对均一一相等时，则一相等时，则一相等时，则一相等时，则P EQ Q_LP EQ Q_LP EQ Q_LP EQ Q_L输出有效。如果输出有效。如果输出有效。如果输出有效。如果P7-0Q7-0 P7-0Q7-0 P7-0Q7-0 P7-0Q7-0 ，则，则，则，则P GT Q_LP GT Q_LP GT Q_LP GT Q_L有效。有效。有效。有效。74X28374x28374x283是是是是4 4位二进制先行进位加法器。位二进制先行进位加法器。位二进制先行进位加法器。位二进制先行进位加法器。第七章第七章 时序电路设计原理（时序电路设计原理（40分）分）知识点：触发器，锁存器，电路类型，状态机分析、设计；知识点：触发器，锁存器，电路类型，状态机分析、设计；知识点：触发器，锁存器，电路类型，状态机分析、设计；知识点：触发器，锁存器，电路类型，状态机分析、设计；反馈时序电路：信号的约束，无竞争状态赋值，流程表。反馈时序电路：信号的约束，无竞争状态赋值，流程表。反馈时序电路：信号的约束，无竞争状态赋值，流程表。反馈时序电路：信号的约束，无竞争状态赋值，流程表。复习内容：复习内容：复习内容：复习内容：1 1、组合逻辑电路与时序逻辑电路的区别；、组合逻辑电路与时序逻辑电路的区别；、组合逻辑电路与时序逻辑电路的区别；、组合逻辑电路与时序逻辑电路的区别；2 2、时钟同步状态机与反馈时序电路的区别；、时钟同步状态机与反馈时序电路的区别；、时钟同步状态机与反馈时序电路的区别；、时钟同步状态机与反馈时序电路的区别；3 3、触发器与锁存器的区别；、触发器与锁存器的区别；、触发器与锁存器的区别；、触发器与锁存器的区别；4 4、书中介绍的所有锁存器与触发器；、书中介绍的所有锁存器与触发器；、书中介绍的所有锁存器与触发器；、书中介绍的所有锁存器与触发器；5 5、MealyMealy与与与与MooreMoore状态机的区别；状态机的区别；状态机的区别；状态机的区别；6 6、亚稳定的概念、特点；、亚稳定的概念、特点；、亚稳定的概念、特点；、亚稳定的概念、特点；6 6、反馈时序电路对输入信号的约束条件；、反馈时序电路对输入信号的约束条件；、反馈时序电路对输入信号的约束条件；、反馈时序电路对输入信号的约束条件；7 7、什么是临界竞争及产生的条件；、什么是临界竞争及产生的条件；、什么是临界竞争及产生的条件；、什么是临界竞争及产生的条件；8 8、无竞争状态赋值法：相邻图、无竞争状态赋值的状态、无竞争状态赋值法：相邻图、无竞争状态赋值的状态、无竞争状态赋值法：相邻图、无竞争状态赋值的状态、无竞争状态赋值法：相邻图、无竞争状态赋值的状态表，无竞争的转移表。表，无竞争的转移表。表，无竞争的转移表。表，无竞争的转移表。9 9、状态机的分析：激励方程、输出方程、转移方程，画、状态机的分析：激励方程、输出方程、转移方程，画、状态机的分析：激励方程、输出方程、转移方程，画、状态机的分析：激励方程、输出方程、转移方程，画激励激励激励激励/转移表、状态转移表、状态转移表、状态转移表、状态/输出表及状态图、状态响应序列、输出表及状态图、状态响应序列、输出表及状态图、状态响应序列、输出表及状态图、状态响应序列、定时图；定时图；定时图；定时图；1010、状态机的设计：由文字描述作出原始状态图和状态、状态机的设计：由文字描述作出原始状态图和状态、状态机的设计：由文字描述作出原始状态图和状态、状态机的设计：由文字描述作出原始状态图和状态表，状态表，状态表，状态表，状态/输出表，写出激励方程，画定时图；如序列检输出表，写出激励方程，画定时图；如序列检输出表，写出激励方程，画定时图；如序列检输出表，写出激励方程，画定时图；如序列检测器的设计。测器的设计。测器的设计。测器的设计。1111、反馈时序电路的设计：由文字描述画出原始流程表、反馈时序电路的设计：由文字描述画出原始流程表、反馈时序电路的设计：由文字描述画出原始流程表、反馈时序电路的设计：由文字描述画出原始流程表计数器计数器 一般来说，在状态图中包含有一个循环的任何时钟一般来说，在状态图中包含有一个循环的任何时钟一般来说，在状态图中包含有一个循环的任何时钟一般来说，在状态图中包含有一个循环的任何时钟时序电路都可称为计数器。计数器的模是指在循环中的时序电路都可称为计数器。计数器的模是指在循环中的时序电路都可称为计数器。计数器的模是指在循环中的时序电路都可称为计数器。计数器的模是指在循环中的状态个数。一个有状态个数。一个有状态个数。一个有状态个数。一个有mm个状态的计数器称为模个状态的计数器称为模个状态的计数器称为模个状态的计数器称为模mm计数器，计数器，计数器，计数器，有时也称为有时也称为有时也称为有时也称为mm分频计数器。分频计数器。分频计数器。分频计数器。序列检测器序列检测器设计设计设计设计“101”101”的序列检测器。的序列检测器。的序列检测器。的序列检测器。X X：100101101100101101Z Z：000001001000001001拟定拟定拟定拟定 典型输入序列：典型输入序列：典型输入序列：典型输入序列：x=01011101x=01011101 初态：初态：初态：初态：y y2 2 y y1 1=00=00做出状态响应序列和输出响应序列为：做出状态响应序列和输出响应序列为：做出状态响应序列和输出响应序列为：做出状态响应序列和输出响应序列为：CP:1 2 3 4 5 6 7 8CP:1 2 3 4 5 6 7 8 x:0 1 0 1 1 1 0 1 x:0 1 0 1 1 1 0 1 y y2 2:0 0 0 1 0 0 0 1:0 0 0 1 0 0 0 1 y y1 1:0 0 1 0 1 1 1 0:0 0 1 0 1 1 1 0 y y2 2*:0 0 1 0 0 0 1 0:0 0 1 0 0 0 1 0 y y1 1*:0 1 0 1 1 1 0 1:0 1 0 1 1 1 0 1 z:0 0 0 1 0 0 0 1 z:0 0 0 1 0 0 0 1次态次态次态次态/输出输出输出输出0 00 00 10 11 11 11 01 0现现现现 态态态态 y y2 2 y y1 1 x=0 x=0 x=1x=100/000/010/010/000/000/000/000/001/001/001/001/001/001/001/101/100000101101011111/01/0 x/zx/z0/00/00/00/00/00/01/01/01/11/10/00/01/01/0定时图的作法定时图的作法 CP:1CP:12 23 34 45 56 67 78 8 x:0 x:01 10 01 11 11 10 01 1 y y2 2:0:00 00 01 10 00 00 01 1 y y1 1:0:00 01 10 01 11 11 10 0 y y2 2*:0:00 01 10 00 00 01 10 0 y y1 1*:0:01 10 01 11 11 10 01 1 z:0 z:00 00 01 10 00 00 01 1功能说明：该电路是一个101序列检测器。CPxy2y1Z12346785负负边沿触发边沿触发5.195.195.605.605.755.755.825.82 片片片片74X15374X153