《反相器设计》PPT课件.ppt
1第四章 CMOS单元电路4.3 反相器的设计2CMOS反相器反相器n4.1 CMOS反相器的直流特性反相器的直流特性n4.2 CMOS反相器的瞬态特性反相器的瞬态特性n4.3 CMOS反相器的设计反相器的设计3CMOS反相器反相器n反相器的设计变量包括反相器的设计变量包括NMOS和和PMOS的宽度和长度的宽度和长度n实际的设计变量就是实际的设计变量就是NMOS和和PMOS的宽度（的宽度（Wp和和Wn）VVinout反相器的逻辑符号反相器的逻辑符号4CMOS 反相器的设计n完成能够实现设计要求的集成电路产品n设计要求：n功能n可靠性n速度n面积n功耗5噪声容限：逻辑阈值点噪声容限：逻辑阈值点 把把Vit(Vth)做为允许的输入高电做为允许的输入高电平和平和 低电平极限低电平极限 VNLM=Vit VNHM=VDD-Vit VNLM与与VNHM中较小的中较小的 决定最大直流噪声容限决定最大直流噪声容限1、反相器的可靠性、反相器的可靠性6可靠性：噪声容限n面向可靠性最优的设计目标，面向可靠性最优的设计目标，噪声容限最大就是使得噪声容限最大就是使得VitVdd/2n在反相器的设计中通过器件尺在反相器的设计中通过器件尺寸的设计保持电路满足噪声容寸的设计保持电路满足噪声容限的要求限的要求n利用噪声容限的设计要求可以利用噪声容限的设计要求可以得到得到Wp和和Wn的一个方程的一个方程72、反相器的速度、反相器的速度n一般用反相器的平均一般用反相器的平均延迟时间表示速度延迟时间表示速度n也可以分别用上升和也可以分别用上升和下降延迟时间表示下降延迟时间表示n利用速度的设计要求利用速度的设计要求可以得到可以得到Wp和和Wn的一个方程的一个方程83、反相器的面积、反相器的面积n减小器件的宽度可以减小面积减小器件的宽度可以减小面积n例如最小面积的要求可以采用例如最小面积的要求可以采用最小尺寸的器件尺寸最小尺寸的器件尺寸n利用面积的设计要求可以得到利用面积的设计要求可以得到Wp和和Wn的一个方程的一个方程PolysiliconInOutVDDGNDPMOSMetal 1NMOSContactsN Well94、反相器的功耗、反相器的功耗n增加器件宽长比会增加电容增加器件宽长比会增加电容n电路速度增加也会提高功耗电路速度增加也会提高功耗n电源电压的增加电源电压的增加n功耗暂时不作为反相器设计的约束功耗暂时不作为反相器设计的约束10反相器设计：综合n利用可靠性、速度和面积约束中利用可靠性、速度和面积约束中的两个就可以得到一组的两个就可以得到一组Wp和和Wnn对称反相器：对于对称反相器：对于NMOS和和PMOS阈值基本相等的工艺，设阈值基本相等的工艺，设计计Kr1n对称反相器具有最大的噪声容限对称反相器具有最大的噪声容限和相等的上升和下降延迟，在没和相等的上升和下降延迟，在没有具体设计要求情况下是相对优有具体设计要求情况下是相对优化的设计化的设计11例 题n设计一个CMOS反相器，使最大噪声容限不小于0.44 VDD，且驱动1pF负载电容时上升、下降时间不大于10ns，设VDD=5V，VTN=0.8V，VTP=-1V，Cox=4.610-8 F/cm2，n=500 cm2/Vs、p=200 cm2/Vs。12N=VTN/VDD=0.16,P=-VTP/VDD=0.2 则 tr=1.85r=10ns,r=5.4ns 得到：KP=3.710-5(A/V2)同理得到：tf=1.73f=10ns,f=5.78ns KN=3.4610-5(A/V2),考察噪声容限：VNLM=Vit=2.43V=0.49 VDD,VNHM=VDD-Vit=2.57V=0.51 VDD 13反相器链的设计14反相器链CL当电路扇出（负载电容）较大的时候，如何有效进行驱动当电路扇出（负载电容）较大的时候，如何有效进行驱动如果负载电容给定：如果负载电容给定：则为了获得最小则为了获得最小In到到Out的延迟，应该用多少级反相器，如的延迟，应该用多少级反相器，如何确定每级反相器的器件尺寸？何确定每级反相器的器件尺寸？InOut15Inverter Delay 采用对称反相器采用对称反相器WP=2WN=2W approx.equal resistances RN=RP approx.equal rise tpLH and fall tpHL delaystpHL=(ln 2)RNCLtpLH=(ln 2)RPCLDelay(D):2WW栅电容栅电容:16Inverter with LoadLoad(CL)DelayCintCLDelay=0.69RW(Cint+CL)=0.69RW Cint(1+CL/Cint)Delay(Internal)+Delay(Load)CN CP=2CN2WW17Delay FormulaCint=g gCgin with g g 1f=CL/Cgin-effective fanout反相器的本征延迟：反相器的本征延迟：tp0=0.69RwCintCintCLCgin 18Apply to Inverter ChainCLInOut12Ntp=tp1+tp2+tpN19Optimal Tapering for Given NDelay equation has N-1 unknowns,Cgin,2 Cgin,NMinimize the delay,find N-1 partial derivativesResult:Cgin,j+1/Cgin,j=Cgin,j/Cgin,j-1Size of each stage is the geometric mean of two neighbors-each stage has the same effective fanout(fCout/Cin)-each stage has the same delayCLInOut12N20Optimum Delay and Number of StagesWhen each stage is sized by f and has same eff.fanout f:反相器链最优延迟反相器链最优延迟最优扇出最优扇出f:21ExampleCL=8 C1InOutC11ff2如果采用3级反相器驱动负载电容，则每级反相器的尺寸应该逐次增加f倍22扇出f的最优值对于给定负载电容 CL 和确定的第一级反相器的输入电容Cin可以找到f的最优值，并由此确定反相器级数N的最优值对于对于 g g=0,即忽略即忽略Cint，则有则有f=e,N=lnFCint=g gCgin 23Buffer Design111186464646442.881622.6Nftp164652818341542.815.324Normalized delay function of F
