数字电子技术课件学习教案.pptx

会计学1数字电子数字电子(dinz)技术课件技术课件第一页，共69页。部分部分(b fen)(b fen)常用集成计数器常用集成计数器 第一节第一节 计数计数器器第2页/共69页第二页，共69页。四位四位(s wi)二进制同步计数二进制同步计数器器第一节第一节 计数计数器器 四位四位(s wi)二进制可逆计数二进制可逆计数器器 中规模中规模(gum)异步计数异步计数器器第3页/共69页第三页，共69页。一、四位一、四位(s wi)二进制二进制同步计数器同步计数器（二）（二）四位四位(s wi)(s wi)二进制同步计数器二进制同步计数器7416374163（一）（一）四位四位(s wi)(s wi)二进制同步计数器二进制同步计数器7416174161（三）（三）74161/74163功能扩展功能扩展第4页/共69页第四页，共69页。（一）四位（一）四位(s wi)(s wi)二进制同步计数器二进制同步计数器74161 74161 内部内部(nib)由四个主从由四个主从JK触发器和控制电路构成。触发器和控制电路构成。逻辑逻辑(lu j)符号符号 符号输入中符号输入中R端有效，端有效，在此输入为低电平时，输出在此输入为低电平时，输出为为0，称之为异步清零。端子，称之为异步清零。端子输入端用输入端用R说明。说明。CORLDCTTCTPCPQ0Q1Q2Q3D0D1D2D3 符号中符号中LD端为有效时，此端引端为有效时，此端引入线为低时，且时钟入线为低时，且时钟CP上升沿时，将上升沿时，将输入端数字送到输出端。同步预置。输入端数字送到输出端。同步预置。D0D1D2D3此端输入信号用此端输入信号用LD表示。表示。时钟输入信号用时钟输入信号用CP表示。表示。当当CP上升沿上升沿,并且并且CTT和和CTP 有有效时，计数器加效时，计数器加1计数。计数。CTP、CTT：可作为使能端和多：可作为使能端和多片级联使用片级联使用。当当Q3 Q2 Q1 Q0=1111 时，且时，且CTT等于等于1时时,控制输出端控制输出端CO输出有效高输出有效高电平。电平。CO74161RLDCTTCTPCPQ0Q1Q2Q3D0D1D2D3CO第5页/共69页第五页，共69页。74161外引线功能外引线功能(gngnng)端排列图端排列图（一）四位（一）四位(s wi)(s wi)二进制同步计数器二进制同步计数器74161 74161 741611R2CP3D04D15D26D37CTT8GNDUCC 16CO 15Q0 14Q1 13Q2 12Q3 11CTP 10LD 974161功能表功能表 Q3 Q2 Q1 Q0输输 入入输输 出出CPRLDCTPCTTD3 D2 D1 D0 0 0 0 0 0 D3 D2 D1 D0 10 D3 D2 D1 D0 保持保持 11 0 保持保持 11 0 计数计数 11 1 1 1)1)异步清除：当异步清除：当R=0=0，输出，输出“00000000”状态，状态，与与CP无关。无关。2)2)同步预置：当同步预置：当C=1=1，LD=0=0，在在CP上升沿时上升沿时，输，输出端反映输入数据的状态。出端反映输入数据的状态。3)3)保持：当保持：当R=LD=1=1时，时，CTP或或CTT有一个无效，各有一个无效，各触发器均处于保持状态。触发器均处于保持状态。4)计数：当计数：当LD=R=CPT=CTT=1时，按时，按二进制自二进制自然码然码计数。计数。若初态为若初态为0000,15个个CP后，输出为后，输出为“1111”，进位，进位CO=CTTQ3Q2Q1Q0=1。第。第16个个CP作用后，输出恢复到作用后，输出恢复到0000状态，状态，CO=0。第6页/共69页第六页，共69页。用用VHDLVHDL实现实现(shxin)74161(shxin)74161 LIBRARY IEEEENTITY v74LS161 IS PORT(CP,CR_L,LD_L,CTP,CTT:IN STD_LOGIC;D:IN UNSIGNED(3 DOWNTO 0);Q:OUT UNSIGNED(3 DOWNTO 0);CO:OUT STD_LOGIC);END v74LS161;ARCHITECTURE v74LS161_arch OF v74LS161 IS SIGNAL IQ:UNSIGNED(3 DOWNTO 0);BEGIN PROCESS(CP,CTT,CR_L)中间信号中间信号IQ是为了交换中间是为了交换中间数据。如果直接数据。如果直接用输出用输出Q，那么，那么(n me)定义的定义的输出必须为缓冲输出必须为缓冲而不是输出。而不是输出。（一）四位（一）四位(s wi)(s wi)二进制同步计数器二进制同步计数器74161 74161 BEGIN IF CR_L=0 THEN IQ 0);END IF;IF(CPEVENT AND CP=1)THEN IF LD_L=0 THEN IQ=D;ELSIF(CTT AND CTP)=1 THEN IQ=IQ+1 END IF;IF(IQ=15)AND(CTT=1)THEN CO=1;ELSE CO=0;END IF;END IF；Q=IQ;END PROCESS;END v74LS161_arch;CR_L表示清表示清零信号且为低电平零信号且为低电平有效。有效。CP上升沿有上升沿有效。效。第7页/共69页第七页，共69页。（二）四位（二）四位(s wi)(s wi)二进制同步计数器二进制同步计数器74163 74163 74163功能表功能表74161功能表功能表Q3 Q2 Q1 Q0输输 入入输输 出出CPRLDCTPCTTD3 D2 D1 D0 0 0 0 0 0 D3 D2 D1 D0 10 D3 D2 D1 D0 保持保持 11 0 保持保持 11 0 计数计数 11 1 1 (1)(1)外引线排列外引线排列(pili)(pili)和和 74161 74161相同。相同。(2)(2)置数，计数，保置数，计数，保持持(boch)(boch)功能与功能与7416174161相同。相同。(3)(3)清零功能与清零功能与74161不同。不同。特点：特点：74163采用采用同步清零同步清零方式方式：当当R=0=0时，且当时，且当 CP 的的上升沿上升沿来到时来到时,输出输出Q0Q1Q2Q3 才全被清零。才全被清零。第8页/共69页第八页，共69页。CORLDCTTCTPCPQ0Q1Q2Q3D0D1D2D3CO74163RLDCTTCTPCPQ0Q1Q2Q3D0D1D2D3CO比较比较(bjio)四位二四位二进制同步计数器进制同步计数器同步预置同步预置保持保持(boch)(boch)计数计数7416374161同步预置同步预置保持保持(boch)(boch)计数计数异步清零异步清零 同步清零同步清零第9页/共69页第九页，共69页。连接成任意连接成任意(rny)(rny)模模M M 的计数的计数器器(1)同步同步(tngb)预置法预置法(2)反馈反馈(fnku)清零法清零法(3)多次预置法多次预置法(三）三）74161/7416374161/74163功能扩展功能扩展第10页/共69页第十页，共69页。Q0Q1Q2Q301101 态序表态序表 计数计数(j sh)输输 出出 N Q3 Q2 Q1 Q0 0 0 1 1 0 1 0 1 1 1 2 1 0 0 0 3 1 0 0 1 4 1 0 1 0 5 1 0 1 1 6 1 1 0 0 7 1 1 0 1 8 1 1 1 0 9 1 1 1 1例例1:1:设计设计(shj)(shj)一个一个M=10M=10的计数器。的计数器。方法一方法一:采用采用(ciyng)(ciyng)后十后十种状态种状态CO=10(1)(1)同步预置法同步预置法1CO74163RLDCTTCTPCPQ0Q1Q2Q3D0D1D2D3COCORLDCTTCTPCPf1101100110f/10第11页/共69页第十一页，共69页。例例2:2:同步同步(tngb)(tngb)预置法设计预置法设计 M=24 M=24 计数器。计数器。00011000010000000（24）10=（11000）2需需 两两 片片初态为：初态为：0000 0001终态：终态：0001100000001000第12页/共69页第十二页，共69页。连接成任意连接成任意(rny)(rny)模模M M 的计的计数器数器(1)同步同步(tngb)预置法预置法(2)反馈反馈(fnku)清零法清零法(3)多次预置法多次预置法(三）三）74161/7416374161/74163功能扩展功能扩展第13页/共69页第十三页，共69页。例例3:3:分析分析(fnx)(fnx)图示电路图示电路的功能。的功能。0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 110 1 0 1 011 1 0 1 112 1 1 0 0 采用采用(ciyng)74161(ciyng)741610000011（2 2）反馈）反馈(fnku)(fnku)清清零法零法 态序表态序表 N Q3 Q2 Q1 Q0第14页/共69页第十四页，共69页。连接成任意连接成任意(rny)(rny)模模M M 的的计数器计数器（1）同步）同步(tngb)预置法预置法（2）反馈）反馈(fnku)清零法清零法（3）多次预置法）多次预置法（三）（三）74161/7416374161/74163功能扩展功能扩展 第15页/共69页第十五页，共69页。M=10 计数器计数器 态序表态序表 N Q3 Q2 Q1 Q00 0 0 0 0(3)(3)多次预置法多次预置法例例4:分析电路分析电路(dinl)功能。功能。2 0 1 0 13 0 1 1 04 0 1 1 15 1 0 0 07 1 1 0 18 1 1 1 09 1 1 1 11 0 1 0 06 1 1 0 000100011第16页/共69页第十六页，共69页。例例5：用：用VHDL语言语言(yyn)设计多次预置的十进设计多次预置的十进制电路。制电路。LIBRARY IEEE;USEUSEENTITY COUNT10 IS;PORT(CLK:IN STD_LOGIC;DATE_OUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END COUNT10;DATE_OUTCOUNT10CLK第17页/共69页第十七页，共69页。ARCHITECTURE COUNT10_ARC OF COUNT10 IS;BEGIN PROCESS VARIABLE TEMP:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN END PROCESS;END COUNT10_ARC;主程序主程序中间变量中间变量TEMP（3）到到TEMP（0）对应输出对应输出Q Q3 3Q Q2 2Q Q1 1Q Q0 0例例5：用：用VHDL语言设计语言设计(shj)多次预置的十进制电路。多次预置的十进制电路。WAIT UNTIL CLKEVENT AND CLK=1;IF TEMP=“1111”THEN TEMP=“0000”ELSIF TEMP(2)=0 THEN TEMP(2 DOWNTO 0):=“100”;ELSE TEMP:=TEMP+1;END IF;DATE_OUT=TEMP;计数计数(j sh)到到Q2=0状态时，状态时，则呈置数状态，下一个脉冲到来后，则呈置数状态，下一个脉冲到来后，置置Q2Q1Q0=“100”，Q3维持不变。维持不变。其它情况其它情况(qngkung)(qngkung)按照按照84218421码计数。码计数。计数到计数到1111状态时，下一个状态时，下一个脉冲回到脉冲回到0000状态。状态。第18页/共69页第十八页，共69页。若干片同步计数器组成同步计数链时，就要利用若干片同步计数器组成同步计数链时，就要利用(lyng)计数控制端计数控制端CTT、CTP传递进位信号。传递进位信号。（4 4）同步）同步(tngb)(tngb)计数器计数器的级联的级联 高位片计数的条件是：只有等低位片输出为全高位片计数的条件是：只有等低位片输出为全1，其进位，其进位输出输出CO=1时才能使高位片在输入下一个计数脉冲后接收进位时才能使高位片在输入下一个计数脉冲后接收进位信号开始计数，否则只能为保持状态。信号开始计数，否则只能为保持状态。第19页/共69页第十九页，共69页。三、中规模三、中规模(gum)异步计数异步计数器器二、四位二、四位(s wi)二进制可逆计数二进制可逆计数器器一、四位一、四位(s wi)二进制同步计数二进制同步计数器器第二节第二节 计数计数器器第20页/共69页第二十页，共69页。3和和G3相关联。相关联。D A:数据数据(shj)输入，输入，从高位从高位低位。低位。QD QA:数据数据(shj)输输出，出，从高位从高位低位。低位。1.逻辑逻辑(lu j)符号符号二、四位二、四位(s wi)(s wi)二进制可逆计数器二进制可逆计数器74193 74193 R=1时时，高电平有效，高电平有效，输出清零。输出清零。只要只要DN为高电平有效，为高电平有效，UP上升沿到时，加上升沿到时，加1计数。计数。反之，反之，只要只要UP 高电平有效，高电平有效，DN上升沿到时，减上升沿到时，减1计数。计数。即双时钟输入。即双时钟输入。LD当低电平时，数据当低电平时，数据从输入到输出，且从输入到输出，且异异步预置。步预置。减到最小减到最小值时产生借位值时产生借位信号信号QCB=0 加到最大加到最大值时产生进位值时产生进位信号信号QCC=0CO=0BO=074LS193RCPUQCCLDABCDCORLDUPDNQAQBQCQDABCDCPDBOQCBQAQBQCQD第21页/共69页第二十一页，共69页。74193功能表功能表二、四位二、四位(s wi)(s wi)二进制可逆计数器二进制可逆计数器74193 74193 0 0 0 0 1 A B C D 0 0A B C D 加法计数加法计数1 0 1 减法计数减法计数1 0 1 保持保持11 0 1 QA QB QC QD输输 入入UPDN RLDA B C D输输 出出第22页/共69页第二十二页，共69页。连接成任意(rny)模M 的计数器(1)接成接成M16的计数器的计数器2.74193功能功能(gngnng)扩展扩展二、四位二、四位(s wi)(s wi)二进制可逆计数器二进制可逆计数器74193 74193 第23页/共69页第二十三页，共69页。74LS193RCPUQCCLDABCDCORLDUPDNQAQBQCQDABCDCPDBOQCBQAQBQCQD0 0 1 1 01 0 1 1 12 1 0 0 03 1 0 0 14 1 0 1 05 1 0 1 16 1 1 0 07 1 1 0 18 1 1 1 09 1 1 1 1例例6：用：用74193设计设计(shj)M=9 计数计数器。器。方法方法(fngf)一一:采用异步预采用异步预置、加法计数置、加法计数（1）接成）接成M16的计数器的计数器 态序表态序表 N QD QC QB QA0110CO=001f0110第24页/共69页第二十四页，共69页。74LS193RCPUQCCLDABCDCORLDUPDNQAQBQCQDABCDCPDBOQCBQAQBQCQD方法方法(fngf)二二:采用异步预采用异步预置、减法计置、减法计数数01 0 0 111 0 0 020 1 1 130 1 1 040 1 0 150 1 0 060 0 1 170 0 1 080 0 0 190 0 0 0例例7 7：用：用7419374193设计设计(shj)M=9(shj)M=9 计数计数器。器。态序表态序表N QD QC QB QA（1）接成）接成M16的计数器的计数器1001BO=00f 11001第25页/共69页第二十五页，共69页。连接成任意(rny)模M 的计数器(1)接成接成M16的计数器的计数器2.741932.74193功能功能(gngnng)(gngnng)扩展扩展二、四位二、四位(s wi)(s wi)二进制可逆计数器二进制可逆计数器74193 74193 第26页/共69页第二十六页，共69页。例例8:8:用用7419374193设计设计(shj)M=147(shj)M=147 计数计数器。器。方法方法(fngf)一一:采用异步清采用异步清零、加法计零、加法计数。数。M=(147)10=(10010011)2需要需要(xyo)两两片片74193（2）接成）接成M16的计数器的计数器1100100100000000第27页/共69页第二十七页，共69页。M=(147)10=(10010011)21001110011001001例例9:9:用用7419374193设计设计(shj)M=147(shj)M=147 计数计数器器（2）接成）接成M16的计数器的计数器方法二方法二:采用采用减法减法计数、计数、异步预置、异步预置、利用利用BO端。端。第28页/共69页第二十八页，共69页。三、中规模三、中规模(gum)异步计数器异步计数器二、四位二、四位(s wi)二进制可逆计数二进制可逆计数器器一、四位一、四位(s wi)二进制同步计数器二进制同步计数器第二节第二节 计数计数器器第29页/共69页第二十九页，共69页。(1)触发器触发器A：模：模2 CPA入入QA出出(2)触发器触发器B、C、D：模：模5异步计异步计数器。数器。CPB 入入QD QB出出1.逻辑逻辑(lu j)符符号号三、异步计数器三、异步计数器74290QD74LS290R0（1）CPAR0(1)QAQBQCR0(2)S9(1)S9(2)CPBR0（2）S9（1）S9（2）QDQAQBQCCPACPB S9（1）、）、S9（2）有效。）有效。不管不管R0（1）、）、R0（2）是否）是否(sh fu)有效，数据输出端为有效，数据输出端为1001。S9（1）、）、S9（2）有一）有一个无效。个无效。R0（1）、）、R0（2）输入高电平，数据输出输入高电平，数据输出(shch)端清零。端清零。0000(3(3)计数：当计数：当R0（1）、）、R0（2）及及S9（1）、）、S9（2）有低电平时有低电平时，且，且当有当有CP下降沿下降沿时，即可以实时，即可以实现计数。现计数。在外部将在外部将QA和和CPB连接构成连接构成8421BCD码计码计数。数。f 从从CPA入，输出从入，输出从QD QA出。出。f 在外部将在外部将QD和和CPA连接构成连接构成5421BCD码计码计数。数。f 从从CPB入，输出从入，输出从QAQD QC QB出。出。f第30页/共69页第三十页，共69页。0 0 计计 数数 0 0 0 0 0 0 三、异步计数器三、异步计数器74290输输 入入 输输 出出CP R0(1)R0(2)S9(1)S9(2)QA QB QC QD 1 1 0 0 0 0 0 1 1 0 0 0 0 0 1 1 1 0 0 1第31页/共69页第三十一页，共69页。QD74LS290R0（1）CPAR0(1)QAQBQCR0(2)S9(1)S9(2)CPBR0（2）S9（1）S9（2）QDQAQBQCCPACPB例例 1：采用：采用(ciyng)74290 设计设计M=6计数器。计数器。方法方法(fngf)一：利用一：利用R端端00 0 0 011 0 0 020 1 0 031 1 0 040 0 1 051 0 1 060 1 1 001100000 M=6=6 态序表态序表N QA QB QC QD第32页/共69页第三十二页，共69页。QD74LS290R0（1）CPAR0(1)QAQBQCR0(2)S9(1)S9(2)CPBR0（2）S9（1）S9（2）QDQAQBQC例例 2：采用：采用(ciyng)74290 设计设计M=7计计数器。数器。M=7 态序表态序表 N QA QB QC QD 00 0 0 011 0 0 020 1 0 031 1 0 040 0 1 051 0 1 060 1 1 071 0 0 1方法方法(fngf)二：二：利用利用S 端端01101001CPACPB第33页/共69页第三十三页，共69页。例例 3：用：用74290 设计设计(shj)M=10计计数器。数器。M=10=10 态序表态序表 NQAQDQC QB00 0 0 010 0 0 120 0 1 030 0 1 140 1 0 051 0 0 061 0 0 171 0 1 081 0 1 191 1 0 0要求：采用要求：采用(ciyng)5421码计数码计数fQD74LS290R0（1）CPAR0(1)QAQBQCR0(2)S9(1)S9(2)CPBR0（2）S9（1）S9（2）QDQAQBQCCPACPB第34页/共69页第三十四页，共69页。CPA74LS290（2）R0（1）CPACPBR0（2）S9（1）S9（2）QDQAQBQCCPBCPA74LS290（1）R0（1）CPACPBR0（2）S9（1）S9（2）QDQAQBQCCPBQ0Q1Q2Q3Q4Q5Q6Q7例例 4：用：用74290 设计设计(shj)M=88计数计数器。器。方法方法(fngf)三：采用两片三：采用两片74290级联级联01第35页/共69页第三十五页，共69页。寄存器寄存器移位移位(y wi)寄存器寄存器单向单向(dn xin)移移位寄存器位寄存器双向移位双向移位(y wi)寄存器寄存器第三节第三节 寄存器寄存器用来存放数据用来存放数据一、一、寄存器的分类寄存器的分类第36页/共69页第三十六页，共69页。R=0 R=0时，表示此信号为时，表示此信号为低电平时，四个触发器的低电平时，四个触发器的输出输出(shch)(shch)为零，是异为零，是异步清除。步清除。（一）中规模（一）中规模(gum)寄存器寄存器74175 四个触发器构成四个触发器构成(guchng)的寄存器。的寄存器。CP信号是时钟，且信号是时钟，且上升沿有效。上升沿有效。1.1.逻辑符号逻辑符号 2.功能功能二、寄存器二、寄存器第37页/共69页第三十七页，共69页。假设假设(jish)4是低位寄存器，是低位寄存器，1是高位寄存器。是高位寄存器。由由D触发器的特性触发器的特性(txng)方程可知：方程可知：在移位脉冲的作用下，在移位脉冲的作用下，低位触发器的状态送给高位，低位触发器的状态送给高位，作为高位的次态输出。作为高位的次态输出。左移寄存器左移寄存器第38页/共69页第三十八页，共69页。欲存入欲存入(cn r)数码数码1011：1011采用串行输入采用串行输入 只有一个只有一个(y)数据输入数据输入端端？解决解决(jiju)的办法：的办法：在在 4个移位脉冲的作用下个移位脉冲的作用下，依次送入数码。，依次送入数码。左移寄存器：左移寄存器：先送高位，后送低位。先送高位，后送低位。右移寄存器：右移寄存器：先送低位，后送高位。先送低位，后送高位。由于该电路为一左移寄存器，数码输入顺序为：由于该电路为一左移寄存器，数码输入顺序为：1011第39页/共69页第三十九页，共69页。欲存入欲存入(cn r)数码数码1011，即，即D1D2D3D4=10111011第40页/共69页第四十页，共69页。74LS195RJLDKRLOADCPQ0Q1Q2Q3D0CP Q3JD1D2D3KQ0Q1Q2Q3Q3D0D1D2D32.2.功能功能(gngnng)(gngnng)1.1.逻辑逻辑(lu j)(lu j)符号符号（二）四位（二）四位(s wi)(s wi)单向移位寄存器单向移位寄存器7419574195(1)清零：信号清零：信号R=0时时,将输出将输出寄存器置寄存器置“0000”(当低电平当低电平时。时。(2)送数：送数：LOAD=0时（低时（低电平），电平），CP的上升沿到，的上升沿到，将输入端数据送到输出，即将输入端数据送到输出，即当当R=1，当，当CP 时，执时，执行并行送数行并行送数。(3)右移：即当右移：即当R=1，LOAD=1时，时，CP上升沿时，上升沿时，将输出端数据向高位移一次，将输出端数据向高位移一次，即当即当CP 时，执行时，执行右移：右移：输出输出Q0由由J、K决定决定,Q0Q1，Q1Q2，Q2Q3。Q3溢出溢出第41页/共69页第四十一页，共69页。74195功能表功能表（二）四位（二）四位(s wi)单向移位寄存器单向移位寄存器74195输输 入入 输输 出出0 X X X X X X 0 0 0 0 11 1 0 d0 d3 X X d0 d1 d2 d3 d31 0 0 1 X X X X Q0n Q1n Q2n Q3n Q3n1 1 X X 0 1 Q0n Q0n Q1n Q2n Q2n 1 1 1 X X 0 0 Q0n Q1n Q2n Q2n1 1 X X 1 1 Q0n Q1n Q2n Q2n1 1 X X 1 0 Q0n Q1n Q2n Q2n R CP LOAD D0 D3 J K Q0n+1 Q1n+1 Q2n+1 Q3n+1 Q3n+101Q0第42页/共69页第四十二页，共69页。2.2.功能功能(gngnng)(gngnng)1.1.逻辑逻辑(lu j)(lu j)符符号号（三）四位（三）四位(s wi)双向移位寄存器双向移位寄存器74194(1)清零：清零：信号信号R=0时时(当低当低电平时电平时),将输出寄存器置将输出寄存器置“0000”,优先级最高。优先级最高。(2)送数：当送数：当R=1，MA=MB=1时，时，当当CP 时，时，即即CP的上升沿，将的上升沿，将输入端数据送到输出，输入端数据送到输出，执行并行执行并行送数送数。(3)保持：保持：MA和和MB为低电平时，为低电平时，保持输出状态不变。保持输出状态不变。(4)右移右移:MA为高为高,MB为低电平为低电平时，且时，且CP的上升沿，将输出端的上升沿，将输出端数据向右位移一次，即当数据向右位移一次，即当R=1，MA=1,MB=0时，当时，当CP 时，时，执行执行右移：右移：输出输出Q0由由DSR决定决定,Q0Q1，Q1Q2，Q2Q3。(5)左移左移:MA为低为低,MB为高电平时，为高电平时，且且CP的上升沿，将输出端数据的上升沿，将输出端数据向左位移一次，即当向左位移一次，即当R=1，MA=0,MB=1时，当时，当CP 时，执时，执行行左移：左移：输出输出Q3由由DSL决定决定,Q3Q2，Q2Q1，Q1Q0。Q0溢出。溢出。CPMB74LS194RCP RMAQ0Q1Q2Q3AMAADSRDSRBCDBDSLCDDSLMBQ0Q1Q2Q3第43页/共69页第四十三页，共69页。（三）四位（三）四位(s wi)双向移位寄存器双向移位寄存器7419474194功能表功能表 输输 入入 输输 出出0 X X X X X X X 0 0 0 0 1 1 X d0 d3 1 1 X d0 d1 d2 d3 1 0 0 X X X X X X Q0n Q1n Q2n Q3n 1 1 X X 0 1 X Q0n Q1n Q2n 1 1 0 X X 0 1 X Q0n Q1n Q2n 1 X X X 1 0 1 Q1n Q2n Q3n 1 1 X X X 1 0 0 Q1n Q2n Q3n 1 X X X X 0 0 X Q0n Q1n Q2n Q2n R CP DSR D0 D3 MB MA DSL Q0n+1 Q1n+1 Q2n+1 Q3n+11010第44页/共69页第四十四页，共69页。LIBRARY IEEE USE IEEE.std_logic_1164.all;ENTITY vshiftreg IS PORT(CP，R，DSR,DSL:IN STD_LOGIC;S:STD_LOGIC_VECTOR(2 DOWNTO 0);-FUNCTION SELECT D:STD_LOGIC_VECTOR(7 DOWNTO 0);-DATA IN Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);-DATA OUTEND vshiftreg;ARCHITECTURE vshiftreg_arch OF vshiftreg IS SIGNAL IQ:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN 用用VHDLVHDL程序实现程序实现8 8位移位移(wiy)(wiy)位位寄存器寄存器 定义一个定义一个(y)(y)中间信中间信号号IQ IQ（三）四位（三）四位(s wi)双向移位寄存器双向移位寄存器74194第45页/共69页第四十五页，共69页。PROCESS(CP,R,IQ)BEGIN IF(R=1)THEN IQ 0);-异步清除 ELSIF(CPEVENT AND CP=1)THEN CASE CONV_INTEGER(S)IS WHEN 0=NULL;-保持 WHEN 1=IQ IQ IQ IQ IQ IQ IQ NULL;END CASE;END IF;Q=IQ;END PROCESS;END vshiftreg_arch;R信号为异步清信号为异步清零，不考虑零，不考虑CP信号。信号。用用CONV_INTEGER将将S所属数所属数据类型据类型STD_LOGIC_VECTOR转换转换到整数类型。到整数类型。根据根据MA、MB、MC的值，用的值，用CASE语语句描述了句描述了8种移位操作。种移位操作。在在CASE语句中，用语句中，用WHEN OTHERS覆盖没有考虑到的值域覆盖没有考虑到的值域。“NULL”语句描语句描述无任何操作，即保持原状态。述无任何操作，即保持原状态。第46页/共69页第四十六页，共69页。2.环形环形(hun xn)计数器计数器1.数据数据(shj)转换转换3.扭环形扭环形(hun xn)计数器计数器4.分频器分频器（四）寄存器的应用（四）寄存器的应用第47页/共69页第四十七页，共69页。1.1.七位串行七位串行 并行并行(bngxng)(bngxng)转换转换CPR CP Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 MA MB=Q7 操作操作 0 0 0 0 0 0 0 0 0 100000000111并行并行(bngxng)送数送数清零清零(qn ln)1 D0 0 1 1 1 1 1 1 1串行输入串行输入1111D001100右移右移2 D1 D0 0 1 1 1 1 1 11111D1D0010右移右移串行串行并行并行1Q0Q1Q2Q3DSR011MB1Q4Q5Q6Q71111MAMBMA74LS194（1）RCP MAADSRBCDDSLMB74LS194（2）RCP MAADSRBCDDSLMBQ0Q1Q2Q3Q0Q1Q2Q3第48页/共69页第四十八页，共69页。74LS194（2）RCP MAADSRBCDDSLMBCP1Q0Q1Q2Q3DSR10MB1Q4Q5Q6Q7MAMBMA串行串行输出输出11D0D1D2D3D4D5D674LS194（1）RCP MAADSRBCDDSLMB七位并行七位并行(bngxng)(bngxng)串串行行 CP Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 MA MB 操作操作 1 0 D0 D1 D2 D3 D4 D5 D6 101并行并行(bngxng)送数送数启动启动(qdng)2 1 0 D0 D1 D2 D3 D4 D5 10右移右移3 1 1 0 D0 D1 D2 D3 D4 10右移右移&D6D00D4D2D5D1D3D501D3D1D4D0D2直到直到Q5Q4 Q3Q2 Q1Q0=111111D01111011重新重新预置预置1第49页/共69页第四十九页，共69页。例例1：用：用74195构成构成(guchng)M=4的环形计数器。的环形计数器。2.2.环形环形(hun(hun xn)xn)计数器计数器K1LOADCPQ0Q1Q2Q31Q3J000启动启动(qdng)态序表态序表 Q0 Q1 Q2 Q3注意：注意：（1 1）电路除了有效计数循环）电路除了有效计数循环外，还有五个无效循环。外，还有五个无效循环。（2 2）不能自启动，）不能自启动，工作时首工作时首先在先在LOAD加启动信号进行预加启动信号进行预置。置。74LS195RJLDCP KQ0Q1Q2Q3Q3D0D1D2D3第50页/共69页第五十页，共69页。环形计数器设计环形计数器设计（2）判断）判断(pndun)触发器个数：触发器个数：计数器的模计数器的模 n(n为移位寄存器的个为移位寄存器的个数数)。（1）连接方法：）连接方法：将移位寄存器的输出将移位寄存器的输出Q3反馈到反馈到、K输入端。输入端。第51页/共69页第五十一页，共69页。1 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 1 1 0 0 0 1例例2 2：设计：设计(shj)(shj)一一M=8M=8的扭环形计数器。的扭环形计数器。KCPQ0Q1Q2Q3Q3J0000启动启动(qdng)态序表态序表 Q0 Q1 Q2 Q3 0 注意：注意：（1 1）电路除了有效计数循环外，）电路除了有效计数循环外，还有一个无效循环。还有一个无效循环。（2 2）不能自启动，）不能自启动，工作时首先在工作时首先在R端加启动脉冲信号清零。端加启动脉冲信号清零。74LS195RJLDCP KQ0Q1Q2Q3Q3D0D1D2D3第52页/共69页第五十二页，共69页。扭环形计数器设计扭环形计数器设计（2）判断）判断(pndun)触发器个数：触发器个数：计数器的模计数器的模2 n(n为移位寄存器的位为移位寄存器的位数数)。（1）连接方法：）连接方法：将移位寄存器的输出将移位寄存器的输出Q3经反相器后经反相器后反馈到反馈到、K输入端。输入端。第53页/共69页第五十三页，共69页。分频器分频器第54页/共69页第五十四页，共69页。第四节第四节 序列序列(xli)(xli)码码发生器发生器一、反馈一、反馈(fnku)型序列码发生型序列码发生器器二、计数器型序列二、计数器型序列(xli)码发生码发生器器 按一定规则按一定规则排列的周期性串排列的周期性串行二进制码。行二进制码。任意长度的序列码任意长度的序列码第55页/共69页第五十五页，共69页。1CP0Q0Q1Q2Q3ADSRBCDDSL1&1&CP74LS194RCP MAADSRBCDDSLMBQ0Q1Q2Q3一、反馈一、反馈(fnku)(fnku)型最长线性序列码型最长线性序列码发生器发生器 反馈移位型序列码发生器是由移反馈移位型序列码发生器是由移位寄存器和组合反馈电路位寄存器和组合反馈电路(dinl)(dinl)组组成。成。工作工作(gngzu)(gngzu)在左移操在左移操作状态作状态 。态序表态序表N Q0 Q1 Q2 Q3 DSL0 0 1 1 1 11 1 1 1 1 02 1 1 1 0 03 1 1 0 0 14 1 0 0 1 15 0 0 1 1 1 在时钟脉冲作在时钟脉冲作用下，用下，Q3输出输出。在上述序列信号中，在上述序列信号中，110011是一个循环是一个循环周期，其循环长度周期，其循环长度S=6。如果由。如果由不同的不同的Q端端输输出，其出，其序列中序列中1和和0的排列相同，仅是初始的排列相同，仅是初始相位不同。相位不同。第56页/共69页第五十六页，共69页。二、计数器型序列二、计数器型序列(xli)(xli)码码发生器发生器2.2.按要求设计组合输出按要求设计组合输出(shch)(shch)电路。电路。计数器计数器+组合组合(zh)(zh)输出电输