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微处理器系统结构与嵌入式系统设计作业答案第三章第三章3.5指令系统的设计会影响计算机系统的哪些性能？指令系统是指一台计算机所能执行的全部指指令系统是指一台计算机所能执行的全部指令的集合，其决定了一台计算机硬件主要性能和令的集合，其决定了一台计算机硬件主要性能和基本功能。指令系统一般都包括以下几大类指令基本功能。指令系统一般都包括以下几大类指令（1）数据传送类指令。（）数据传送类指令。（2）运算类指令）运算类指令 包括算包括算术运算指令和逻辑运算指令。（术运算指令和逻辑运算指令。（3）程序控制类指）程序控制类指令令 主要用于控制程序的流向。（主要用于控制程序的流向。（4）输入）输入/输出类输出类指令指令 简称简称I/O指令，这类指令用于主机与外设之间指令，这类指令用于主机与外设之间交换信息。交换信息。因而，其设计会影响到计算机系统如下性能因而，其设计会影响到计算机系统如下性能:数据数据传送、算术运算和逻辑运算、程序控制、输入传送、算术运算和逻辑运算、程序控制、输入/输输出。另外，其还会影响到运算速度以及兼容等。出。另外，其还会影响到运算速度以及兼容等。3.9某时钟速率为2.5GHz的流水式处理器执行一个有150万条指令的程序。流水线有5段，并以每时钟周期1条的速率发射指令。不考虑分支指令和乱序执行带来的性能损失。a)同样执行这个程序，该处理器比非流水式处理器可能加速多少？b)此流水式处理器是吞吐量是多少（以MIPS为单位）？解：（a.）速度几乎是非流水线结构的5倍。（b.）3.10一个时钟频率为2.5 GHz的非流水式处理器，其平均CPI是4。此处理器的升级版本引入了5级流水。然而，由于如锁存延迟这样的流水线内部延迟，使新版处理器的时钟频率必须降低到2 GHz。(1)对一典型程序，新版所实现的加速比是多少？(2)新、旧两版处理器的MIPS各是多少？解：（1）对于一个有N条指令的程序来说：非流水式处理器的总执行时间5级流水处理器的总执行时间 加速比=N很大时加速比3.2（2）非流水式处理器CPI=4，则 其执行速度=2500MHz/4=625MIPS。5级流水处理器CPI=1，则 其执行速度=2000 MHz/1=2000 MIPS。3.11随随机机逻逻辑辑体体系系结结构构的的处处理理器器的的特特点点是是什什 么？详细说明各部件的作用。么？详细说明各部件的作用。随机逻辑的特点特点是指令集设计与硬件的逻辑设计紧密相关，通过针对特定指令集进行硬件的优化设计来得到逻辑门最小化的处理器，以此减小电路规模并降低制造费用。主要部件主要部件包括：产生程序地址的程序计数器，存储指令的指令寄存器，解释指令的控制逻辑，存放数据的通用寄存器堆，以及执行指令的ALU等几个主要部分构成。3.13 什么是微代码体系结构？微指令的作用什么是微代码体系结构？微指令的作用是什么？是什么？在微码结构中，控制单元的输入和输出之间被视为一个内存系统。控制信号存放在一个微程序内存中，指令执行过程中的每一个时钟周期，处理器从微程序内存中读取一个控制字作为指令执行的控制信号并输出。微指令只实现必要的基本操作，可以直接被硬件执行。通过编写由微指令构成的微代码，可以实现复杂的指令功能。微指令使处理器硬件设计与指令集设计相分离，有助于指令集的修改与升级，并有助于实现复杂的指令。3.14微码体系结构与随机逻辑体系结构有什微码体系结构与随机逻辑体系结构有什么区别？么区别？（1）指令集的改变导致不同的硬件设计开销指令集的改变导致不同的硬件设计开销。在设计随机逻辑结构时，指令集和硬件必须同步设计和优化，因此设计随机逻辑的结构比设计微码结构复杂得多，而且硬件和指令集二者中任意一个变化，就会导致另外一个变化。在微码结构中，指令设计通过为微码ROM编写微码程序来实现的，指令集的设计并不直接影响现有的硬件设计。因此，一旦修改了指令集，并不需要重新设计新的硬件。（2）从性能上比较从性能上比较随机逻辑在指令集和硬件设计上都进行了优化，因此在二者采用相同指令集时随机逻辑结构要更快一些。但微码结构可以实现更复杂指令集，因此可以用较少的指令完成复杂的功能，尤其在存储器速度受限时，微码结构性能更优。微处理器系统结构与嵌入式系统设计作业答案第五章第五章5.10 用16K1位的DRAM芯片组成64K8位存储器，要求：(1)画出该存储器的组成逻辑框图。(2)设存储器读/写周期为0.5S,CPU在1S内至少要访问一次。试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？（1）组建存储器共需DRAM芯片数N=（64K*8）/（16K*1）=4*8（片）。每8片组成16K8位的存储区，A13A0作为片内地址，用A15、A14经2:4译码器产生片选信号 ，逻辑框图如下（图有误：应该每组8片，每片数据线为1根）（2）设16K8位存储芯片的阵列结构为128行128列，刷新周期为2ms。因为刷新每行需0.5S，则两次（行）刷新的最大时间间隔应小于：为保证在每个1S内都留出0.5S给CPU访问内存，因此该DRAM适合采用分散式或异步式刷新方式，而不能采用集中式刷新方式。若采用分散刷新方式分散刷新方式，则每个存储器读/写周期可视为1S，前0.5S用于读写，后0.5S用于刷新。相当于每1S刷新一行，刷完一遍需要1281S128S，满足刷新周期小于2ms的要求；若采用异步刷新方式异步刷新方式，则应保证两次刷新的时间间隔小于15.5S。如每隔14个读写周期刷新一行，相当于每15S刷新一行，刷完一遍需要12815S1920S，满足刷新周期小于2ms的要求；5.11若某系统有若某系统有24条地址线，字长为条地址线，字长为8位，其最大位，其最大寻址空间为多少？现用寻址空间为多少？现用SRAM2114(1K*4)存储芯存储芯片组成存储系统，试问采用线选译码时需要多少片组成存储系统，试问采用线选译码时需要多少个个2114存储芯片？存储芯片？该存储器的存储容量=224*8bit=16M字节 需要SRAM2114(1K*4)存储芯片数目：5.12 在有16根地址总线的机系统中画出下列情况下存储器的地址译码和连接图。（1）采用8K*1位存储芯片，形成64KB存储器。（2）采用8K*1位存储芯片，形成32KB存储器。（3）采用4K*1位存储芯片，形成16KB存储器。由于地址总线长度为16，故系统寻址空间为（1）8K*1位存储芯片地址长度为13，64KB存储器需要8个8K*1位存储芯片，故总共需要16根地址总线，地址译码为：A15A15A14A14A13A13A12A12A11A11A10A10A9A9A8A8A7A7A6A6A5A5A4A4A3A3A2A2A1A1A0A0共需共需8 8片片8K*18K*1位存位存储芯储芯片片红色红色为片为片选选第一第一片片地址地址范围范围00000000HH1FFF1FFFH H0 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 01 11 11 11 11 11 11 11 11 11 11 11 11 1第二第二片片地址地址范围范围20002000HH3FFF3FFFH H0 00 01 10 00 00 00 00 00 00 00 00 00 00 00 00 00 00 01 11 11 11 11 11 11 11 11 11 11 11 11 11 1第三第三片片地址地址范围范围40004000HH5FFF5FFFH H0 01 10 00 00 00 00 00 00 00 00 00 00 00 00 00 00 01 10 01 11 11 11 11 11 11 11 11 11 11 11 11 1第四第四片片地址地址范围范围60006000HH7FFF7FFFH H0 01 11 10 00 00 00 00 00 00 00 00 00 00 00 00 00 01 11 11 11 11 11 11 11 11 11 11 11 11 11 11 1第五第五片片地址地址范围范围80008000HH9FFF9FFFH H1 10 00 00 00 00 00 00 00 00 00 00 00 00 00 00 01 10 00 01 11 11 11 11 11 11 11 11 11 11 11 11 1第六第六片片地址地址范围范围0A000A000H0H0BFF0BFFFHFH1 10 01 10 00 00 00 00 00 00 00 00 00 00 00 00 01 10 01 11 11 11 11 11 11 11 11 11 11 11 11 11 1第七第七片片地址地址范围范围0C000C000H0H0DFF0DFFFHFH1 11 10 00 00 00 00 00 00 00 00 00 00 00 00 00 01 11 10 01 11 11 11 11 11 11 11 11 11 11 11 11 1第八第八片片地址地址范围范围0E000E000H0H0FFF0FFFFHFH1 11 11 10 00 00 00 00 00 00 00 00 00 00 00 00 01 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 1其连线图如下：A15A15A14A14A13A13A12A12A11A11A10A10A9A9A8A8A7A7A6A6A5A5A4A4A3A3A2A2A1A1A0A0共需共需4 4片片8K*18K*1位存位存储芯储芯片片红色红色为片为片选选第一第一片片地址地址范围范围00000000HH1FFF1FFFH H0 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 01 11 11 11 11 11 11 11 11 11 11 11 11 1第二第二片片地址地址范围范围20002000HH3FFF3FFFH H0 00 01 10 00 00 00 00 00 00 00 00 00 00 00 00 00 00 01 11 11 11 11 11 11 11 11 11 11 11 11 11 1第三第三片片地址地址范围范围40004000HH5FFF5FFFH H0 01 10 00 00 00 00 00 00 00 00 00 00 00 00 00 00 01 10 01 11 11 11 11 11 11 11 11 11 11 11 11 1第四第四片片地址地址范围范围60006000HH7FFF7FFFH H0 01 11 10 00 00 00 00 00 00 00 00 00 00 00 00 00 01 11 11 11 11 11 11 11 11 11 11 11 11 11 11 1（2）8K*1位存储芯片地址长度为13，32KB存储器需要4个8K*1位存储芯片故总共需要15根地址总线，地址译码为：其连线图如下：（3）4K*1位存储芯片地址长度为12，16KB存储器需要4个4K*1位存储芯片故总共需要14根地址总线，地址译码为：A15A15A14A14A13A13A12A12A11A11A10A10A9A9A8A8A7A7A6A6A5A5A4A4A3A3A2A2A1A1A0A0共需共需4 4片片4K*14K*1位存位存储芯储芯片片红色红色为片为片选选第一第一片片地址地址范围范围00000000HH0FFF0FFFH H0 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 01 11 11 11 11 11 11 11 11 11 11 11 1第二第二片片地址地址范围范围10001000HH1FFF1FFFH H0 00 00 01 10 00 00 00 00 00 00 00 00 00 00 00 00 00 00 01 11 11 11 11 11 11 11 11 11 11 11 11 1第三第三片片地址地址范围范围20002000HH2FFF2FFFH H0 00 01 10 00 00 00 00 00 00 00 00 00 00 00 00 00 00 01 10 01 11 11 11 11 11 11 11 11 11 11 11 1第四第四片片地址地址范围范围30003000HH3FFF3FFFH H0 00 01 11 10 00 00 00 00 00 00 00 00 00 00 00 00 00 01 11 11 11 11 11 11 11 11 11 11 11 11 11 1其连线图如下：方案一：方案二：5.13试为某8位计算机系统设计一个具有8KB ROM和40KB RAM的存储器。要求ROM用EPROM芯片2732组成，从0000H地址开始；RAM用SRAM芯片6264组成，从4000H地址开始。查阅资料可知，2732容量为4K8(字选线12根)，6264容量为8K8(字选线13根)，因此本系统中所需芯片数目及各芯片地址范围应如下表所示：A15A15A14A14A13A13A12A12A11A11A10A10A9A9A8A8A7A7A6A6A5A5A4A4A3A3A2A2A1A1共需共需2 2片片27322732构成系构成系统统ROMROM红色为红色为片选片选第一第一片片地址地址范围范围00000000HH0FFF0FFFH H0 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 01 11 11 11 11 11 11 11 11 11 11 1第二第二片片地址地址范围范围10001000HH1FFF1FFFH H0 00 00 01 10 00 00 00 00 00 00 00 00 00 00 00 00 00 01 11 11 11 11 11 11 11 11 11 11 11 1共需共需5 5片片62646264构成系构成系统统RAMRAM红色为红色为片选片选第一第一片片地址地址范围范围40004000HH5FFF5FFFH H0 01 10 00 00 00 00 00 00 00 00 00 00 00 00 00 01 10 01 11 11 11 11 11 11 11 11 11 11 11 1第二第二片片地址地址范围范围60006000HH7FFF7FFFH H0 01 11 10 00 00 00 00 00 00 00 00 00 00 00 00 01 11 11 11 11 11 11 11 11 11 11 11 11 11 1第三第三片片地址地址范围范围80008000HH9FFF9FFFH H1 10 00 00 00 00 00 00 00 00 00 00 00 00 00 01 10 00 01 11 11 11 11 11 11 11 11 11 11 11 1第四第四片片地址地址范围范围0A000A000H0H0BFF0BFFFHFH1 10 01 10 00 00 00 00 00 00 00 00 00 00 00 01 10 01 11 11 11 11 11 11 11 11 11 11 11 11 1第五第五片片地址地址范围范围0C000C000H0H0DFF0DFFFFHFFH1 11 10 00 00 00 00 00 00 00 00 00 00 00 00 01 11 10 01 11 11 11 11 11 11 11 11 11 11 11 1硬件连线方式之一如下图所示：说明：8位微机系统地址线一般为16位。采用全译码方式时，系统的A0A12直接与6264的13根地址线相连，系统的A0A11直接与2732的12根地址线相连。片选信号由74LS138译码器产生，系统的A15A13作为译码器的输入。各芯片的数据总线（D0D7）直接与系统的数据总线相连。各芯片的控制信号线（RD、WR）直接与系统的控制信号线相连。5.14试根据下图EPROM的接口特性，设计一个EPROM写入编程电路，并给出控制软件的流程。EPROM写入编程电路设计如下图所示：写入编程电路设计如下图所示：控制软件流程：控制软件流程：（1）上电复位；（2）信号为电平”1”无效（写模式），信号为电平”0”有效（编程控制模式），软件进入编程状态，对EPROM存储器进行写入编程操作；（3）高位地址译码信号为电平”1”无效，对存储器对应0000H3FFFH地址的数据依次进行写入操作（其中高位地址为0、低位地址从0000H到3FFFH依次加1）写入的值为数据总线对应的值。（4）高位地址译码信号为电平”0”有效，对存储器对应4000H7FFFH地址的数据依次进行写入操作（其中高位地址为1，低位地址从0000H到3FFFH依次加1）写入的值为数据总线对应的值。（5）存储器地址为7FFFH时，写入操作完成，控制软件停止对EPROM的编程状态，释放对信号和信号的控制。5.15试完成下面的RAM系统扩充图。假设系统已占用0000 27FFH段内存地址空间，并拟将后面的连续地址空间分配给该扩充RAM。译码器输出译码器输出A15A14A15A14A13A13A1212A1111A1010A0地址空间地址空间/Q0/Q000000 00 00 00000000000111111111110000000000111111111110000H07FFH0000H07FFH/Q1/Q10 00 01 10800H0FFFH0800H0FFFH/Q2/Q20 01 10 01000H17FFH1000H17FFH/Q3/Q30 01 11 11800H1FFFH1800H1FFFH/Q4/Q41 10 00 02000H27FFH2000H27FFH/Q5/Q51 10 01 10 0000000000100000000011111111111111111112800H2BFFH2800H2BFFH1 12C00H2FFFH2C00H2FFFH/Q6/Q61 11 10 0/Q7/Q71 11 11 1下面方案的问题：下面方案的问题：1 地址不连续，驱动设计可能会比较麻烦；地址不连续，驱动设计可能会比较麻烦；2 地址重复，浪费系统地址空间；地址重复，浪费系统地址空间；3 不容易理解，实际上使用可能会有问题；不容易理解，实际上使用可能会有问题；5.16某计算机系统的存储器地址空间为A8000HCFFFFH，若采用单片容量为16K*1位的SRAM芯片，（1）系统存储容量为多少？（2）组成该存储系统共需该类芯片多少个？（3）整个系统应分为多少个芯片组？（1）该计算机系统的存储器地址空间为A8000HCFFFFH，系统存储容量为：（2）单片容量为16K*1为的SRAM芯片的存储容量为16Kbit=2KB组成该存储系统共需该类芯片160KB/2KB=80个（3）题目未给出该系统的数据位宽为多少，此处设为8bit位宽则每组芯片组需要8个单片容量为16K*1为的SRAM芯片所有整个系统应分为80/8=10个芯片组。5.17 由一个具有8个存储体的低位多体交叉存储体中，如果处理器的访存地址为以下八进制值。求该存储器比单体存储器的平均访问速度提高多少（忽略初启时的延时）？（1）10018，10028，10038，11008（2）10028，10048，10068，12008（3）10038，10068，10118，13008此处题目有误，10018应为 ，依次类推低位多体交叉存储体包含8个存储体，故处理器每次可同时访问相邻8个地址的数据（1）访存地址为相邻地址，故存储器比单体存储器的平均访问速度提高8倍；（2）访存地址为间隔2个地址，故存储器比单体存储器的平均访问速度提高4倍；（3）访存地址为间隔3个地址，但访存地址转换为十进制数为3、6、9、12、15、18、21、24、27，分别除8的余数为3、6、1、4、7、2、5、0、3，故存储器比单体存储器的平均访问速度提高8倍（可能有误，不确定）。