微机原理与接口技术习题答案.pdf

-第第 5 5 章章总线及其形成总线及其形成1.微处理器的外部构造表现为 数量有限的输入输出引脚，它们构成了微处理器级总线。2.微处理器级总线经过形成电路之后形成了 系统级总线。3.简述总线的定义及在计算机系统中采用标准化总线的优点。答：总线是计算机系统中模块 或子系统 之间传输数据、地址和控制信号的公共通道，它是一组公用导线，是计算机系统的重要组成局部。采用标准化总线的优点是：1)简化软、硬件设计。2)简化系统构造。3)易于系统扩展。4)便于系统更新。5)便于调试和维修。4.在微型计算机应用系统中，按功能层次可以把总线分成哪几类。答：在微型计算机应用系统中，按功能层次可以把总线分成：片总线、元件级总线、系统总线和通信总线。5.简述 RESET 信号的有效形式和系统复位后的启动地址。答：RESET 为系统复位信号，高电平有效，其有效信号至少要保持四个时钟周期，且复位信号上升沿要与 CLK 下降沿同步。系统复位后的启动地址为0FFFF0H。即：CS=0FFFFH，IP=0000H。6.8086 CPU 的M/IO信号在访问存储器时为 高 电平，访问 I/O 端口时为 低 电平。7.在 8086 系统总线构造中，为什么要有地址锁存器.答：8086CPU 有 20 条地址线和 16 条数据线，为了减少引脚，采用了分时复用，共占了20 条引脚。这 20 条引脚在总线周期的 T1 状态输出地址。为了使地址信息在总线周期的其他 T 状态仍保持有效，总线控制逻辑必须有一个地址锁存器，把 T1 状态输出的 20 位地址信息进展锁存。8.根据传送信息的种类不同，系统总线分为 数据总线、地址总线 和 控制总线。9.三态逻辑电路输出信号的三个状态是 高电平、低电平 和 高阻态。10.在 8086 的根本读总线周期中，在T1状态开场输出有效的 ALE 信号；在T2状态开场输.z.-DT/R为_低_电平；出低电平的RD信号，相应的DEN为_低_电平，引脚AD15 AD0上在T1状态期间给出地址信息，在T4状态完成数据的读入。11.利用常用芯片 74LS373 构成 8086 系统的地址总线，74LS245 作为总线收发器构成数据总线，画出 8086 最小方式系统总线形成电路。答：8086 最小方式系统总线形成电路如图5.1 所示。图 5.1 8086 最小方式系统总线形成电路12.微机中的控制总线提供H。A.数据信号流；B.存储器和 I/O 设备的地址码；C.所有存储器和 I/O 设备的时序信号；D.所有存储器和 I/O 设备的控制信号；E.来自存储器和 I/O 设备的响应信号；F.上述各项；G.上述 C，D 两项；H.上述 C，D 和 E 三项。13.微机中读写控制信号的作用是E。A决定数据总线上数据流的方向；B控制存储器操作读/写的类型；C控制流入、流出存储器信息的方向；D控制流入、流出 I/O 端口信息的方向；E 以上所有。14.8086 CPU 工作在最大方式，引脚MN/MX应接_地_。15.RESET 信号在至少保持 4 个时钟周期的高电平时才有效，该信号完毕后，CPU 部的CS 为0FFFFH，IP 为0000H，程序从0FFFF0H地址开场执行。16.在构成8086最小系统总线时，地址锁存器74LS373的选通信号G应接CPU的ALE信号，输出允许端OE应接地；数据收发器 74LS245 的方向控制端 DIR 应接DI/R信号，输出允许端E应接DEN信号。17.8086 CPU 在读写一个字节时，只需要使用16 条数据线中的 8 条，在一个总线周期.z.-完成；在读写一个字时，自然要用到16 条数据线，当字的存储对准时，可在一个总线周期完成；当字的存储为未对准时，则要在两个总线周期完成。18.CPU 在T3状态开场检查 READY 信号，_高_电平时有效，说明存储器或 I/O 端口准备就绪，下一个时钟周期可进展数据的读写；否则，CPU 可自动插入一个或几个等待周期TW，以延长总线周期，从而保证快速的CPU 与慢速的存储器或 I/O 端口之间协调地进展数据传送。19.8086 最大系统的系统总线构造较最小系统的系统总线构造多一个芯片 8288 总线控制器_。20.微机在执行指令 MOV DI，AL 时，将送出的有效信号有B C。ARESETB.高电平的M/IO信号C.WRD.RD21.设指令 MOVA*，DATA 已被取到 CPU 的指令队列中准备执行，并假定 DATA 为偶地址，试画出以下情况该指令执行的总线时序图:1没有等待的 8086 最小方式;2有一个等待周期的8086 最小方式。答：1没有等待的 8086 最小方式时序如图 5.2 所示。图 5.2 没有等待的 8086 最小方式时序2有一个等待周期的8086 最小方式时序图如图5.3 所示。图 5.3 有一个等待周期的 8086 最小方式时序图22.上题中如果指令分别为：（1）MOVDATA+1，A*（2）MOVDATA+1，AL（3）OUTD*，A*D*的容为偶数（4）INAL，0F5H重做上题1。答：1因为 DATA 为偶地址，则 DATA+1 为奇地址。故要完本钱条指令，需要两个总线周期。时序图如图 5.4 所示。图 5.4执行 MOVDATA+1，A*指令的时序参考图（2）DATA+1 虽然为奇地址，但是 AL 为八位存储器，故本条指令需用一个总线周.z.-期，时序图如图 5.5 所示。图 5.5 执行 MOVDATA+1，AL 指令的时序参考图（3）执行 OUTD*，A*D*的容为偶数 指令的时序图如图 5.6 所示。图 5.6 执行 OUTD*，A*指令的时序参考图（4）执行 IN AL，0F5H 指令的时序图如图 5.7 所示。图 5.7 执行 IN AL，0F5H 指令的时序参考图238086 最小方式下，读总线周期和写总线周期一样之处是：在T1状态开场使ALE 信号变为有效高电平，并输出M/IO信号来确定是访问存储器还是访问 I/O 端口，同时送出 20 位有效地址，在T1状态的后部，ALE 信号变为低 电平，利用其下降沿将 20 位地址和BHE的状态锁存在地址锁存器中；相异之处从T2状态开场的数据传送阶段。.z.