数字系统设计基本方法资料.pptx

1.1 1.1 系统需求分析系统需求分析主要内容：主要内容：l 确定系统的基本功能。确定系统的基本功能。l 确定输入和输出信号。确定输入和输出信号。l 确定各功能模块之间的互相关系。确定各功能模块之间的互相关系。l 确定系统具体指标。确定系统具体指标。1 1 数字系统设计的一般步骤数字系统设计的一般步骤 通常分为：系统需求分析、算法设计、算法描述、系统结构选择、系统通常分为：系统需求分析、算法设计、算法描述、系统结构选择、系统具体设计、系统仿真与验证。具体设计、系统仿真与验证。第1页/共51页1.2 1.2 算法设计与算法描述算法设计与算法描述 算算法法设设计计结结果果要要用用算算法法描描述述来来表表达达，因因此此两两者者总总是是共共存存的的，在在系系统统设设计计时时很很难难分分出先后。出先后。算算法法描描述述大大致致可可分分为为行行为为描描述述、RTLRTL描描述述(寄寄存存器器传传输输描描述述)以以及及算算法法流流程程图图、算算法状态机图描述法状态机图描述几个阶段。几个阶段。第2页/共51页 系系统统结结构构选选择择与与算算法法设设计计有有很很大大关关系系，不不同同的的算算法法可可以以实实现现同同一一个个系系统统的的功功能能。当然，同一个算法也可以用不同的系统结构来实现。当然，同一个算法也可以用不同的系统结构来实现。1.3 1.3 系统结构选择系统结构选择第3页/共51页 数字系统的数字系统的垂直结构垂直结构和和水平结构水平结构 第4页/共51页 在在系系统统结结构构选选定定以以后后，根根据据系系统统各各功功能能模模块块的的算算法法描描述述，用用HDLHDL语语言言对对其其进进行行编编程程了了。为为了了便便于于编编程程仿仿真真和和验验证证，在在系系统统具具体体设设计计时时应应将将各各功功能能模模块块的的输输入入和和输输出及各模块之间的相互联系用框图形式标注清楚。出及各模块之间的相互联系用框图形式标注清楚。1.4 1.4 系统具体设计系统具体设计第5页/共51页 数数字字系系统统逻逻辑辑设设计计是是否否正正确确，在在设设计计完完成成以以后后应应进进行行仿仿真真和和验验证证。仿仿真真可可分分为为功功能仿真能仿真和和时序仿真时序仿真。1.5 1.5 系统仿真与验证系统仿真与验证第6页/共51页2 数字系统并发处理的设计 2.1 并发处理的基本概念 所谓并发处理，就是在一个时钟周期内若干个电路并发工作，完成若干个处理操作。例如，某一个程序要完成如下三步运算：A=A+CB=C+DC=E+D 第7页/共51页如果这三步处理在一个时钟周期内完成，那么就算并发处理。这样做就可以使处理速度提高3倍。第8页/共51页 并发处理不仅可以用于顺序程序的处理，也可以用于分支程序的处理，如图所示。图 分支程序的并发处理(a)分支的并发处理；(b)对应的电路实现 第9页/共51页2.2 并发处理的基本方法 并发处理应该是没有顺序概念的，也就是说，各并发处理过程是在一个时钟周期中进行处理和结果代入的，其先后顺序对结果不会产生影响。并发处理实例第10页/共51页1简单的前后合并处理在前后两个状态中，如果处理是相对独立的，前面的操作结果不作为后续的操作内容，这两个处理可以设计成并发的。例如：第1个时钟完成A=C+1第2个时钟完成B=B+1这两个处理不具继承性，可设计成两个处理并发操作：A=C+1B=B+11个时钟周期完成第11页/共51页2正向引用合并处理在前后两个状态中，如果处理是有关连的，前面的操作结果要作为后续的操作数，如：第1个时钟 A=C+1第2个时钟 B=A+2为了使两个处理可以并发地在一个时钟周期中进行，就可以采用正向引用合并处理方法。A=C+1 B=(C+1)+1 1个时钟周期完成第12页/共51页3分支条件与处理合并第13页/共51页4分支条件合并第14页/共51页多个处理并发设计实例多个处理并发设计实例第15页/共51页图图3-7多个处理并发设计实例多个处理并发设计实例第16页/共51页5时间空间拓展第17页/共51页图3-8时间空间拓展处理实例(a)时间拓展示意图；(b)空间拓展示意图；(c)流水线拓展示意图第18页/共51页3 系统结构的选择和设计 模块的水平结构和垂直结构(a)垂直结构；(b)水平结构 第19页/共51页3.1 3.1 系统模块之间的连接系统模块之间的连接 l上层模块与下层模块的连接上层模块与下层模块的连接 上层模块可以用上层模块可以用PORT MAPPORT MAP语句来调用下层的模块，实现两个模块之间的连接。语句来调用下层的模块，实现两个模块之间的连接。.ENTITY module A IS ENTITY module A ISPORT(PORT(datain:IN STD_LOGICdatain:IN STD_LOGIC；dataout:OUT STD_LOGIC)dataout:OUT STD_LOGIC)；END module AEND module A；ARCHITECTURE rtl OF module A IS ARCHITECTURE rtl OF module A IS .END rtl END rtl；第20页/共51页 ENTITY module B IS.END module B；ARCHITECTURE rtl OF module B IS COMPONENT module APORT(datain:IN STD_LOGIC；dataout:OUT STD_LOGIC)；END COMPONENT；SIGNAL sig A:STD_LOGIC；SIGNAL sig B:STD_LOGIC；BEGINU2:module A PORT MAP(sig A,sig B)；END rtl；第21页/共51页l在同一层中的各模块是通过所定义的信号连接起来的。.ENTITY module A ISPORT(din:IN STD_LOGIC；dout:OUT STD_LOGIC)；END module A；.ENTITY module B IS PORT(din:IN STD_LOGIC；dout:OUT STD_LOGIC)；END module B；.第22页/共51页.ENTITYmoduleCISENDmoduleC；ARCHITECTURErtlOFmoduleCISCOMPONENTmoduleA.ENDCOMPONENT；COMPONENTmoduleB.ENDCOMPONENT；SIGNALsigab,sigba:STD_LOGIC；BEGINU3:moduleAPORTMAP(sigab,sigba)；U4:moduleBPORTMAP(sigba,sigab)；ENDrtl；ABsigabsigba第23页/共51页l函数和过程的调用函数和过程的调用 使使用用函函数数语语句句(FUNCTION)(FUNCTION)和和过过程程语语句句(PROCEDUREPROCEDURE)。需需要要再再次次强强调调的的是是，如如果果将将电电路路写写成成函函数数模模块块，其其输输入入可可以以有有多多个个，但但是是其其输输出出只只能能有有一一个个。如如果果电路有电路有多个输入和多个输出多个输入和多个输出，就应用过程模块来编写。，就应用过程模块来编写。第24页/共51页4 4 数字系统设计中的几个工程实际问题数字系统设计中的几个工程实际问题 4.14.1影响系统工作速度的主要因素影响系统工作速度的主要因素 所所谓谓系系统统的的工工作作速速度度，是是指指系系统统以以何何种种时时钟钟频频率率工工作作。系系统统的的处处理理时时间间可可以以表表示示为为处理时间处理时间=时钟周期时钟周期处理所需时钟周期数处理所需时钟周期数两个途径：两个途径：减小时钟周期减小时钟周期和和减小时钟周期数减小时钟周期数第25页/共51页临界路径长度临界路径长度(Critical Path)(Critical Path)在数字系统中，临界路径长度决定了系统的工作速度。临界路径是指从系统输在数字系统中，临界路径长度决定了系统的工作速度。临界路径是指从系统输入到系统输出的各条路径中信号通过时间最长的那一条路径。该路径长度将决定系入到系统输出的各条路径中信号通过时间最长的那一条路径。该路径长度将决定系统的最高工作速度。统的最高工作速度。SIGNAL aRegSIGNAL aReg：INTEGER RANGE 0 TO(2*31-1)INTEGER RANGE 0 TO(2*31-1)；SIGNAL bRegSIGNAL bReg：INTEGER RANGE 0 TO(2*31-1)INTEGER RANGE 0 TO(2*31-1)；SIGNAL cRegSIGNAL cReg：INTEGER RANGE 0 TO(2*31-1)INTEGER RANGE 0 TO(2*31-1)；TYPE STATENAME IS(S0TYPE STATENAME IS(S0、S1S1、S2)S2)；SIGNAL stateRegSIGNAL stateReg：STATENAMESTATENAME；第26页/共51页BEGINPROCESS(clk)BEGINIF(clk EVENT AND clk=1)THEN CASE stateReg ISWHEN S0=aReg=in0；bReg=in1；cReg=in2；stateRegaReg=aReg*(bReg*cReg)；临界路径bReg=bReg；cReg=cReg；stateRegaReg=aReg*2；bReg=bReg；cReg=cReg；stateReg=S0；END CASE；END IF；END PROCESS；第27页/共51页 可以看出，可以看出，aReg=aReg*(bReg*cReg)aRegaReg=in0；bReg=in1；cReg=in2；stateReg aReg=aReg*bReg；bReg=bReg；cReg=cReg；stateReg=S2；WHEN S2 aReg=aReg*(cReg*2)；bReg=bReg；cReg=cReg；stateReg=S0；END CASE；END IF；END PROCESS；第32页/共51页增加状态数或寄存器数。增加处理的时钟周期(状态数)个数和寄存器数可以达到缩短临界路径长度的目的。增加状态减少临界路径长度的实例(a)系统原状态图；(b)添加状态后的状态图 第33页/共51页增加寄存器减小临界路径长度(a)系统原状态图；(b)增加寄存器后的状态图 第34页/共51页 2)2)改变临界路径上的处理顺序改变临界路径上的处理顺序 加加法法和和乘乘法法运运算算所所需需要要的的时时间间是是不不一一样样的的，为为了了提提高高系系统统的的速速度度，通通常常把把运运算算速度慢的计算放在运算树的短枝上。速度慢的计算放在运算树的短枝上。(a)(a)加法运算加法运算1 ns1 ns，乘法运算，乘法运算5 ns5 ns情况下的数据流图；情况下的数据流图；(b)(b)加法运算加法运算5 ns5 ns，乘法运算，乘法运算1 ns1 ns情况下为数据流图情况下为数据流图 第35页/共51页 3)3)提高各个运算器的速度提高各个运算器的速度 如如果果提提高高各各运运算算器器本本身身的的速速度度，那那么么无无论论在在任任何何情情况况下下，都都可可以以达达到到提提高高系系统统速度的目的。速度的目的。第36页/共51页4.2 4.2 缩小电路规模和降低功耗的方法缩小电路规模和降低功耗的方法缩小电路规模的方法缩小电路规模的方法 缩小电路规模的最基本方法是在设计时尽可能缩小电路规模的最基本方法是在设计时尽可能共享资源共享资源。1)1)共享组合电路的部件共享组合电路的部件 例如，在计算例如，在计算A+(BC)A+(BC)和和(BC)2(BC)2时，时，(BC)(BC)是相同的，可以用一个电路来实是相同的，可以用一个电路来实现。现。2)2)共享寄存器共享寄存器 要要尽尽可可能能减减少少变变量量和和信信号号量量的的设设置置，能能共共享享的的尽尽可可能能共共享享。假假如如，现现有有100100个个3232位的冗余寄存器，那么就需要位的冗余寄存器，那么就需要32003200个触发器。个触发器。第37页/共51页 3)3)共享连线共享连线 连线也是一种资源。利用三态门使多个输出共享一条总线，这是共享总线的一连线也是一种资源。利用三态门使多个输出共享一条总线，这是共享总线的一种形式。种形式。4)4)展开处理空间实现资源共享展开处理空间实现资源共享 对对数数据据流流图图的的处处理理顺顺序序进进行行适适当当调调整整就就可可以以缩缩小小数数据据流流图图的的规规模模。例例如如：改改变处理顺序缩小电路规模。变处理顺序缩小电路规模。第38页/共51页 在在RTLRTL级上降低系统功耗的方法级上降低系统功耗的方法 功功耗耗是是单单片片系系统统的的一一个个很很重重要要的的指指标标，功功耗耗愈愈低低，系系统统的的寿寿命命、可可靠靠性性和和体体积积也愈低。也愈低。1)1)缩小电路的规模缩小电路的规模 电路规模愈小，当然功耗也就愈小。前述的缩小电路规模的方法，对降低功耗电路规模愈小，当然功耗也就愈小。前述的缩小电路规模的方法，对降低功耗都有实际意义。都有实际意义。第39页/共51页系统的基本电路结构系统的基本电路结构2)2)停止不必要的运算处理停止不必要的运算处理第40页/共51页 (1)(1)只允许必要的运算电路工作只允许必要的运算电路工作(2)(2)寄存器的值没有必要改变时不要改变。寄存器的值没有必要改变时不要改变。第41页/共51页 3)3)减少竞争冒险的总量减少竞争冒险的总量 由于组合电路的信号在多条路径中传输延时不同，因而就会产生竞争冒险现象。由于组合电路的信号在多条路径中传输延时不同，因而就会产生竞争冒险现象。在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。间不一致叫竞争。产生毛刺叫冒险。4)4)控制时钟控制时钟 降低时钟频率，用降低时钟频率，用“与门与门”控制某些工作单元，使其在不工作期间不提供时钟控制某些工作单元，使其在不工作期间不提供时钟等措施，降低系统的功耗。等措施，降低系统的功耗。第42页/共51页系统误操作的成因及其消除办法 由于设计不当或存在的缺陷诱发的误操作大致有以下几种：(1)冒险现象。冒险现象通常在信号发生变化时产生，其产生原因主要是输入信号经不同路径传输，而出现不同的延时所引起的。(2)不遵守既定的定时关系第43页/共51页node1=aReg+bReg;node2=cReg+node1;node3=dReg+node2;node4=eReg+node3;node5=fReg+node4;nextA=gReg+node5;第44页/共51页树型加法器连接的VHDL语言程序清单如下：node1=aReg+bReg;node2=cReg+dReg;node3=eReg+fReg;node4=node1+node2;node5=node3+gReg;nextA=node4+node5;第45页/共51页ARCHITECTURErtlOFstate_8ISSIGNALS0,S1,S2,S3:STD_LOGIC;SIGNALstateReg:STD_LOGIC_VECTOR(2DOWNTO0);BEGINy(0)=0WHENstatereg=000ELSE1;y(1)=0WHENstatereg=001ELSE1;y(2)=0WHENstatereg=010ELSE1;y(3)=0WHENstatereg=011ELSE1;y(4)=0WHENstatereg=100ELSE1;y(5)=0WHENstatereg=101ELSE1;y(6)=0WHENstatereg=110ELSE1;y(7)=0WHENstatereg=111ELSE1;第46页/共51页PROCESS(clk)BEGINIF(clkEVENTANDclk=1)THENIF(reset=1)THENstateRegstateRegstateRegstateRegstateRegstateRegstateRegstateRegstateRegyyyyyyyyy=11111111;ENDCASE;ENDIF;ENDPROCESS;修改后的程序第48页/共51页消除冒险现象的方法 1)利用专用寄存器输出信号 电路的输出信号不由组合电路输出，而是通过专用寄存器直接输出。第49页/共51页 2)输入至输出只经过一条传输路径 3)组合电路输入信号同时只变化1位 4)在译码输出端加选通电路 5)译码逻辑中增加冗余项第50页/共51页感谢您的观看！第51页/共51页