时序逻辑电路2.pptx

采用边沿触发器结构的74LS175第1页/共23页移位寄存器（代码在寄存器中左/右移动）具有存储 移位功能第2页/共23页 器件实例：74LS 194，左/右移，并行输入，保持，异步置零等功能第3页/共23页R RDDS S1 1S S0 0工作状态工作状态0 0X XX X置零置零1 10 00 0保持保持1 10 01 1右移右移1 11 10 0左移左移1 11 11 1并行输入并行输入S1S0:控制输入端D3D2D1D0:并行数据输入端Q3Q2Q1Q0:数据输出DIR:右移串行输入DIL:左移串行输入第4页/共23页扩展应用（四位 八位）主要用途（1）数据保存与移位（2）并串与串并转换（3）移存型计数器计算机A并串转换串并转换计算机B并行数据串行数据并行数据传输第5页/共23页由74LS194构成的能自启动的4位环形计数器第6页/共23页计数器计数器是可以统计输入脉冲的个数的器件，用于计数、分频、定时、产生节拍脉冲等计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器分类：第7页/共23页一、异步计数器1、二进制计数器异步二进制加法计数器在末位+1时，从低位到高位逐位进位方式工作。原则：每一位从“1”变“0”时，向高位发出进位，使高位翻转第8页/共23页异步二进制减法计数器在末位-1时，从低位到高位逐位借位方式工作。原则：每一位从“0”变“1”时，向高位发出进位，使高位翻转第9页/共23页2、异步十进制加法计数器原理：在4位二进制异步加法计数器上修改而成，要跳过1010 1111这六个状态1 2 3 4 5 6 7 8 9 10J=0J=1J=0J=K=1J=1J=0第10页/共23页4位集成二进制异步加法计数器74LS197CR=0时异步清零。CR=1、CT/LD=0时异步置数。CR=CT/LD=1时，异步加法计数。若将输入时钟脉冲CP加在CP0端、把Q0与CP1连接起来，则构成4位二进制即16进制异步加法计数器。若将CP加在CP1端，则构成3位二进制即8进制计数器，FF0不工作。如果只将CP加在CP0端，CP1接0或1，则形成1位二进制计数器。第11页/共23页二五十进制异步计数器74LS90第12页/共23页二、同步计数器1.同步二进制计数器同步二进制加法计数器原理：根据二进制加法运算规则可知：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转。由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：第13页/共23页从时序图可见：Q0的频率是CP的一半，即Q0是CP的二分频。同理，Q1为4分频；Q2为8分频；Q3为16分频。因此，计数器也称为分频电路。第14页/共23页器件实例：74LS161工作状态工作状态X X0 0X XX XX X置置 0 0（异步）（异步）1 10 0X XX X预置数（同步）预置数（同步）X X1 11 10 01 1保持（包括保持（包括C C）X X1 11 1X X0 0保持（保持（C=0C=0）1 11 11 11 1计数计数第15页/共23页4位集成二进制同步加法计数器74LS161(163)CR=0时异步清零。CR=1、LD=0时同步置数。CR=LD=1且CPT=CPP=1时，按照4位自然二进制码进行同步二进制计数。CR=LD=1且CPTCPP=0时，计数器状态保持不变。74LS163 74LS163的引脚排列和的引脚排列和74LS16174LS161相同，不同之处是相同，不同之处是74LS16374LS163采用同步清零方式。采用同步清零方式。第16页/共23页同步二进制减法计数器原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：第17页/共23页同步加减计数器加/减计数器加/减计数结果(利用加利用加/减端高低减端高低电平区别加法与减法电平区别加法与减法)加/减计数器计数结果(脉冲加在加法计脉冲加在加法计数脉冲端则为加法数，反数脉冲端则为加法数，反之为减法之为减法)两种解决方案第18页/共23页a.单时钟方式：加/减脉冲用同一输入端，由加/减控制线的高低电平决定加/减工作状态工作状态X X1 11 1X X保持保持X XX X0 0X X置数置数(异步异步)0 01 10 0加计数加计数0 01 11 1减计数减计数4位二进制同步可逆计数器74LS19174LS191第19页/共23页U/D加减控制端；S使能端；LD异步置数端；D0D3并行数据输入端；Q0Q3计数器状态输出端；CO/BO是进位/借位信号输出端；RC是多个芯片级联时级间串行计数使能端，S0，CO/BO1时，RCCP，由RC端产生的输出进位脉冲的波形与输入计数脉冲的波形相同。第20页/共23页b.双时钟方式4位二进制同步可逆计数器74LS193第21页/共23页CR异步清零端，高电平有效；LD异步置数端，低电平有效；CPU加法计数脉冲输入端；CPD减法计数脉冲输入端；D0D3并行数据输入端；Q0Q3计数器状态输出端；CO进位脉冲输出端；BO借位脉冲输出端；多个74LS193级联时，要把低位的CO端、BO端分别与高位的CPU、CPD连接起来，各个芯片的CR端连接在一起，LD端连接在一起。第22页/共23页感谢您的观看。第23页/共23页