第三章-工艺.ppt

第三章第三章 MOS IC的的工艺结构及版图设计工艺结构及版图设计3-1 MOS管的阈值电压与工艺特点3-1-1 MOS管的阈值电压管的阈值电压lMOS管阈值电压VT3-1-1 MOS管的阈值电压管的阈值电压l金半接触电势差 不同材料栅/衬底的 值差别显著3-1-1 MOS管的阈值电压管的阈值电压l硅的费米势 对掺杂浓度在 范围的Si而言 的值近似可取0.3V3-1-1 MOS管的阈值电压管的阈值电压l氧化层电荷 3-1-1 MOS管的阈值电压管的阈值电压l耗尽层电荷3-1-2 MOS-IC工艺特点与工艺特点与VTl不同栅极材料对VT值的影响lAl栅/p型Si，衬底掺杂浓度 Al栅-NMOS3-1-2 MOS-IC工艺特点与工艺特点与VTl不同栅极材料对VT值的影响lAl栅/n型Si，衬底掺杂浓度 Al栅-PMOS3-1-2 MOS-IC工艺特点与工艺特点与VTl不同栅极材料对VT值的影响lp-Si栅/n型Si，衬底掺杂浓度 Si栅掺杂浓度 p-Si栅-PMOS3-1-2 MOS-IC工艺特点与工艺特点与VTl不同栅极材料对VT值的影响lp-Si栅/p型Si，衬底掺杂浓度 Si栅掺杂浓度 p-Si栅-NMOS3-1-2 MOS-IC工艺特点与工艺特点与VTl不同栅极材料对VT值的影响ln-Si栅/p型Si，衬底掺杂浓度 Si栅掺杂浓度 n-Si栅-NMOS3-1-2 MOS-IC工艺特点与工艺特点与VTl不同栅极材料对VT值的影响ln-Si栅/n型Si，衬底掺杂浓度 Si栅掺杂浓度 n-Si栅-PMOS3-1-2 MOS-IC工艺特点与工艺特点与VTl氧化层厚度对VT值的影响l栅氧化层要薄，则 大l场氧化区，tox=15000 p-Si栅-PMOS3-1-2 MOS-IC工艺特点与工艺特点与VTl氧化层质量对VT值的影响l有正负离子的沾污，则 变大l衬底材料晶向对VT值的影响l(100)晶向的Si衬底界面态电荷少l选择(100)晶向的Si衬底有利于降低阈值电压绝对值l离子注入对VT值的影响l可通过离子注入调整衬底的掺杂浓度，从而调整 衬底的费米势，进而达到控制VT值的目的3-2 硅栅MOS结构3-2-1 硅栅硅栅MOS工艺的特点工艺的特点l硅栅工艺的发展与特点l铝栅套准精度的限制和硅栅“自对准”的特点l硅栅与硅衬底之间的接触电势差小l多晶硅能忍受高温l不仅可以作为栅电极，而且可以作为互连线l满足多层布线技术中的布线要求l有利于表面平坦化l硅栅比铝栅有更高的电阻率l更长的RC时间常数l直流电压传输损失3-2-2 场区、有源区和场区、有源区和 等平面工艺等平面工艺l场区和有源区l有源区是用以制作MOS晶体管、电阻或电容的区域l场区由很厚的热生长SiO2层组成l等平面工艺l全凹陷氧化工艺（FUROX）3-2-2 场区、有源区和场区、有源区和 等平面工艺等平面工艺3-3 MOS电路的工艺结构3-3-1 E/D MOS倒相器工艺结构倒相器工艺结构lE/D NMOS倒相器的工艺流程l有源区图形化l氮化硅图形化l有源区的形成l场氧化区硼注入l场氧化l除去Si3N4后形成一被厚氧化层包围的有源区l耗尽管沟道的离子注入l埋孔腐蚀3-3-1 E/D MOS倒相器工艺流程倒相器工艺流程lE/D NMOS倒相器的工艺流程l淀积多晶硅栅l栅氧化区腐蚀l自对准离子注入形成漏源区l淀积CVD SiO2lE/D MOS倒相器的引线孔l淀积金属层并图形化l完成的E/D NMOS倒相器3-3-2 CMOS倒相器工艺结构倒相器工艺结构lCMOS倒相器的工艺流程l硼离子注入形成 p 阱l生长薄氧化层，形成有源区l多晶硅的生长与刻蚀，生成硅栅l离子注入形成PMOS管的漏源区l离子注入形成 p 阱里的NMOS管的漏源区l生成接触孔l金属布线3-3-2 CMOS倒相器工艺结构倒相器工艺结构lCMOS倒相器的工艺流程3-3-2 CMOS倒相器工艺结构倒相器工艺结构lCMOS电路工艺中的阱lp 阱l工艺成熟l容易制作成两种型号的MOS器件较平衡的特性l更少的场反型问题的影响l有利于需要 p 型隔离区的场合ln 阱l有场反型的问题l较难制备纯静态、高性能的逻辑电路3-3-2 CMOS倒相器工艺结构倒相器工艺结构lCMOS电路工艺中的阱l双阱l有利于亚微米沟道工艺，器件性能好l工艺步骤增多，成本高l倒转分布阱l加热过程短，横向扩散少，集成度高l减少垂直的穿通l垂直双级型晶体管寄生效应小l减小CMOS电路的闩锁效应l结电容和体效应大大增加3-3-2 CMOS倒相器工艺结构倒相器工艺结构lCMOS电路工艺中闩锁效应（Latch-up）l互补的寄生双级型晶体管lp阱CMOS工艺的寄生pnpn结构3-3-2 CMOS倒相器工艺结构倒相器工艺结构lCMOS电路工艺中闩锁效应（Latch-up）l发生闩锁效应的条件l两个寄生晶体管的发射结均处于正偏状态l晶体管增益的乘积足够大以保证有正反馈l外部线路必须提供大于等于维持电压VH的电压l最小的Latchup触发时间l消除闩锁效应的办法l减小寄生晶体管的增益l减少串联电阻Rsub和Rw3-3-2 CMOS倒相器工艺结构倒相器工艺结构lCMOS电路工艺中闩锁效应（Latch-up）l消除闩锁效应的具体措施l减小晶体管的电流增益减少少数载流子在基区的寿命掺金、中子辐射、氧化层淀积物等l减少串联电阻Rsub重掺杂衬底，轻掺杂外延3-3-2 CMOS倒相器工艺结构倒相器工艺结构lCMOS电路工艺中闩锁效应（Latch-up）l消除闩锁效应的具体措施l倒转分布阱寄生纵向晶体管增益减小减少串联电阻Rwl保护环结构（多子或少子结构）l增加接触孔数目，减少Rwl采用隔离槽3-4 MOS电路的版图3-4-1 MOS电路的版图设计电路的版图设计l绘制版图的目的l用于制作光刻掩模版l评价版图设计的几个因素l符合原电路的设计指标l面积最小l成品率高l可靠性高l具有可测试性3-4-1 MOS电路的版图设计电路的版图设计lMOS电路版图中的有源区和场区3-4-1 MOS电路的版图设计电路的版图设计lMOS电路版图中的互连线l接触孔和通孔3-4-2 CMOS倒相器的版图设计倒相器的版图设计lCMOS倒相器的版图设计l一般而言凡多晶硅穿过有源区即形成一个MOS管l由有源区决定MOS管的漏源范围，扣除硅栅区l注意衬底和阱接电源处的掺杂区l注意多晶硅与Al线的连接l注意p沟与n沟MOS管的尺寸（W/L）3-4-2 CMOS倒相器的版图设计倒相器的版图设计lCMOS倒相器版图举例3-4-2 CMOS倒相器的版图设计倒相器的版图设计lCMOS倒相器版图举例l两个倒相器共享电源和地，面积最小3-4-3 CMOS逻辑门的版图设计逻辑门的版图设计lCMOS与非门、或非门的版图设计l二输入与非门和或非门的版图举例3-4-3 CMOS逻辑门的版图设计逻辑门的版图设计lCMOS与非门、或非门的版图设计l复合逻辑门3-4-3 CMOS逻辑门的版图设计逻辑门的版图设计l版图的分析与识别l认出电源和地l认出硅栅l认出阱区，分清p沟和n沟MOS管的漏源区l认清铝线的走向l输入/输出信号的部位l接触孔和通孔的位置3-4-3 CMOS逻辑门的版图设计逻辑门的版图设计l版图的分析与识别l逻辑关系判定3-4-3 CMOS逻辑门的版图设计逻辑门的版图设计l版图的识别l实际的版图照片3-5 BiCMOS工艺3-5-1 BiCMOS简介简介l双极型电路l规模小、功耗大、速度快、驱动能力强lCMOS电路l功耗小、规模大、速度慢lBiCMOS电路l驱动能力强、速度快l功耗可与CMOS电路比拟l与TTL、ECL等双极型电路兼容3-5-1 BiCMOS简介简介lBiCMOS倒相器lVi=“1”时lM1导通，当M1的源极电位超过Q1的阈值电压时lQ1导通，放电电流具有电流增益l速度快，大大减少输出电平的下降时间lVi=“0”时lM2导通，当M2的漏极电位超过Q2的阈值电压时lQ2导通，充电电流具有电流增益l速度快，大大减少输出电平的上升时间3-5-1 BiCMOS简介简介l改进的BiCMOS倒相器lVi=“0”时lM2导通，当M2的漏极电位超过Q2的阈值电压时lQ2导通，充电电流具有电流增益l速度快，大大减少输出电平的上升时间lVi=“1”时lM1、M4导通，当Q1的基极电位超过阈值电压时lQ1导通，放电电流具有电流增益l速度快，大大减少输出电平的下降时间3-5-2 BiCMOS的工艺结构的工艺结构l3D-BiCMOSlp型衬底lp-型外延ln阱lNMOS管做在p-型外延上lPMOS管、npn管做在n阱里l缺点是npn管的集电区电阻很大3-5-2 BiCMOS的工艺结构的工艺结构lSBC结构BiCMOSlp型衬底、n+埋层ln-型外延lp阱l在n-型外延岛上做PMOS管和npn管l在p阱上做NMOS管，p阱同时做为隔离槽l集成密度受到限制lNMOS管性能下降3-5-2 BiCMOS的工艺结构的工艺结构l双阱BiCMOSl在p-型衬底上注入B、Sb形成p+、n+埋层l生长本征外延层l形成双阱，p阱和n阱l在n阱上做PMOS管和npn管l在p阱上做NMOS管，p阱同时做为隔离槽l工艺结构较为复杂，但性能优良3-5-3 BiCMOS的应用的应用lBiCMOS的应用l早期仅用于I/O线路l高性能数字逻辑门电路l门阵列宏单元l静态随机存贮器（SRAM）l数模混合电路3-6 静电保护问题3-6 ESD保护保护lESD保护lESD:Electrical Static DischargelESD的几种类型l薄栅氧化层击穿l节点到节点的穿通l栅-场感应击穿l寄生pnpn效应lESD保护电路设计l二极管保护