VLSI电路与系统CHAP5P1资料.ppt

第五章 数字ASIC设计特点 5.1 信号的分类 静态同步静态同步ASICASIC中的所有信号可以分为以下三种：中的所有信号可以分为以下三种：时钟、控制信号和数据。时钟、控制信号和数据。1.1.简单的时钟信号用于控制所有的边缘敏感触简单的时钟信号用于控制所有的边缘敏感触发器，别无他用。它不受任何其他信号的控制。发器，别无他用。它不受任何其他信号的控制。2.2.控制信号，如控制信号，如“允许允许”和和“复位复位”，用于使，用于使电路元件初始化、使之保持在当前状态、在几个输电路元件初始化、使之保持在当前状态、在几个输入信号间作出选择或使信号通到另外的输出端。若入信号间作出选择或使信号通到另外的输出端。若干控制信号可以全部来自同一个允许产生器，但受干控制信号可以全部来自同一个允许产生器，但受到状态计数器的控制。到状态计数器的控制。3.3.数据信号中含有数据，它可以是数据信号中含有数据，它可以是一些单独一些单独的比特，也可以是总线中的并行数据。的比特，也可以是总线中的并行数据。静态同步静态同步ASICASIC中的所有信号可以分为以下三种：时钟、控中的所有信号可以分为以下三种：时钟、控制信号和数据。制信号和数据。1.1.简单的时钟信号用于控制所有的边缘敏感触发器，别无简单的时钟信号用于控制所有的边缘敏感触发器，别无他用。它不受任何其他信号的控制。他用。它不受任何其他信号的控制。2.2.控制信号，如控制信号，如“允许允许”和和“复位复位”，用于使电路元件初，用于使电路元件初始化、使之保持在当前状态、在几个输入信号间作出选择或使始化、使之保持在当前状态、在几个输入信号间作出选择或使信号通到另外的输出端。若干控制信号可以全部来自同一个允信号通到另外的输出端。若干控制信号可以全部来自同一个允许产生器，但受到状态计数器的控制。许产生器，但受到状态计数器的控制。3.3.数据信号中含有数据，它可以是数据信号中含有数据，它可以是一些单独的比特，也一些单独的比特，也可以是总线中的并行数据。可以是总线中的并行数据。5.2 驱动能力、绝对扇出和相对扇出 一片一片ASICASIC由若干功能单元由若干功能单元(部件或门部件或门)组成，每组成，每一单元有一个或多个输入信号，并产生一个或多一单元有一个或多个输入信号，并产生一个或多个输出信号。个输出信号。每一输出信号受一定强度的驱动，即具有一每一输出信号受一定强度的驱动，即具有一定的定的驱动能力驱动能力，它，它决定于此部件的晶体管结构决定于此部件的晶体管结构。每一输入端在驱动它的部件每一输入端在驱动它的部件(或外部输入端或外部输入端)上加了一定的负载。上加了一定的负载。负载的大小也取决于部件的负载的大小也取决于部件的晶体管结构晶体管结构。单单位位负负载载和和单单位位驱驱动动能能力力是是由由一一个最小尺寸反相器产生的。个最小尺寸反相器产生的。最最小小尺尺寸寸反反相相器器的的输输出出定定义义为为具具有有单单位位驱驱动动能能力力，而而其其输输入入则则定定义义为为在在驱驱动动它它的的任任何何电电路路上上施施加加有有一一单单位位负载。负载。ASICASIC设计中，设计中，“扇出扇出”一词指加到每一连接线上一词指加到每一连接线上的等效单位负载数目。的等效单位负载数目。由被驱动部件和外部输出加成的负载总和是驱动由被驱动部件和外部输出加成的负载总和是驱动部件输出端的部件输出端的“绝对扇出绝对扇出”。ASICASIC设计中，设计中，“扇入扇入”一词仍保持其原来含意，即一词仍保持其原来含意，即连接到一部件上的输入端数目。连接到一部件上的输入端数目。一个一个3 3输入端输入端“与与”门具有的扇入为门具有的扇入为3 3。有些有些CMOSCMOS部件的驱动能力小于一，这时常使用反相部件的驱动能力小于一，这时常使用反相缓冲器增强这种部件的驱动能力。图示出一缓冲器，缓冲器增强这种部件的驱动能力。图示出一缓冲器，它等效于它等效于4 4个反相器并联。此部件的驱动能力为个反相器并联。此部件的驱动能力为4(4(并且并且作为负载也等于作为负载也等于4)4)。另外一个很有用的概念是相对扇出：绝对另外一个很有用的概念是相对扇出：绝对扇出和驱动能力之比。扇出和驱动能力之比。右图给出一个驱动能力为右图给出一个驱动能力为4 4的缓冲器，它连接了的缓冲器，它连接了1212个反个反相器，给出绝对扇出为相器，给出绝对扇出为1212。该电路结点的相对扇出为该电路结点的相对扇出为3 3。电路中任一结点处的相对扇出为：电路中任一结点处的相对扇出为：CMOSCMOS的扇出没有固定的限制。的扇出没有固定的限制。结点的相对扇出决定着它的若干特性，特别结点的相对扇出决定着它的若干特性，特别是决定其电路延迟。是决定其电路延迟。ASICASIC性能要求给予相对扇出一个上限，它和性能要求给予相对扇出一个上限，它和生产工艺过程有关，通常在生产工艺过程有关，通常在8 8至至1616之间。之间。5.3 电路延迟 CMOSCMOS电路中的延迟基本上是两部分延迟之和：电路中的延迟基本上是两部分延迟之和：传送延迟是由于栅极下面的耗尽层充电和放电需要传送延迟是由于栅极下面的耗尽层充电和放电需要时间产生的。它取决于栅的类型，供电电压，温度和时间产生的。它取决于栅的类型，供电电压，温度和工艺过程参数。通常，温度愈高则载流子的迁移率愈工艺过程参数。通常，温度愈高则载流子的迁移率愈低、电阻愈高，故延迟愈长。供电电压低和驱动输入低、电阻愈高，故延迟愈长。供电电压低和驱动输入的上升时间长也使传送延迟增加。的上升时间长也使传送延迟增加。惰性延迟产生的主要原因是输出电路的电容和驱动惰性延迟产生的主要原因是输出电路的电容和驱动门的内阻抗。惰性延迟和传送延迟一样，也受环境变门的内阻抗。惰性延迟和传送延迟一样，也受环境变化的影响，但是它正比于结点的相对扇出。化的影响，但是它正比于结点的相对扇出。在右图中给出总延迟和在右图中给出总延迟和惰性延迟、传送延迟及相惰性延迟、传送延迟及相对扇出的关系。对扇出的关系。电路延迟的公式还可表达为：的公式还可表达为：电路延迟传送延迟十电路延迟传送延迟十(单位负载的惰性单位负载的惰性延迟延迟x x相对扇出相对扇出)惰惰性性延延迟迟长长的的影影响响除除使使总总电电路路延延迟迟增增大大外外，还还使上升时间和下降时间增大。使上升时间和下降时间增大。5.4 扇入的影响扇入的影响 在选择门的时候，要考虑扇入的影响。一个门的在选择门的时候，要考虑扇入的影响。一个门的扇入和其驱动能力之间有一定关系。扇入和其驱动能力之间有一定关系。让我们考虑让我们考虑2 2输入端和输入端和3 3输入端输入端“与非与非”门的驱动能门的驱动能力问题。力问题。一一个个2 2输输入入端端与与非非门门作作为为负负载载，从从正正电电源源向向源源极极消消耗耗电电流流的的能能力力和和一一反反相相器器的的能能力力相相同同。若若两两个个输输入入都都是是逻逻辑辑0 0，因因为为有有两两个个p p型型晶晶体体管管的的并并联联电电阻阻，故故从从低低至至高高的的源源阻阻抗抗是是基基本本反反相相器器的的一一半半。然然而而，它它的的两两个个输输入入由由逻逻辑辑0 0变变为为逻逻辑辑1 1时时，两两个个串串联联n n型型管管导导通通，其其导导通通电电阻阻是是反反相相器器的的两两倍倍，使使输输出出端端高高电电位位下下降降速速度度比比反反相相器器也慢一倍，即自高向低过渡有两倍的延迟。也慢一倍，即自高向低过渡有两倍的延迟。一个一个3 3输入端与非门作为负载，它的三个输入逻辑输入端与非门作为负载，它的三个输入逻辑1 1时，时，由第三个由第三个n n型晶体管带来的另一串联电阻进一步降低型晶体管带来的另一串联电阻进一步降低3 3输入端输入端“与非与非”门的门的n n型管的通过电流能力型管的通过电流能力(至基本反至基本反相器的三分之一相器的三分之一)。因为因为p p型载流子的迁移率较低，因型载流子的迁移率较低，因此这些门与其此这些门与其“与非与非”门等效电路门等效电路相比，性能较低。为了得到高性能相比，性能较低。为了得到高性能电路，建议：和或非门相比，优先电路，建议：和或非门相比，优先选用：与非门。选用：与非门。2 2输入端输入端“或非或非”门和门和3 3输入端输入端“或非或非”门也存在门也存在相似的关系。相似的关系。5.5 边缘缓慢边缘缓慢 在基本反相器中，电流与输入电压的关系示在基本反相器中，电流与输入电压的关系示于下图中。由图可见，当输入电压在高和低于下图中。由图可见，当输入电压在高和低之间变化时，将有一大电流出现。所以若边之间变化时，将有一大电流出现。所以若边缘缓慢将使大暂态电流出现时间拖长。缘缓慢将使大暂态电流出现时间拖长。当信号是一个加到边当信号是一个加到边缘敏感部件的时钟时，缘敏感部件的时钟时，上升时间长的后果更为上升时间长的后果更为严重。严重。在同步系统中，边缘缓慢加上门限电压有差别以及在同步系统中，边缘缓慢加上门限电压有差别以及本地引入的噪声，将使时钟线上产生不同的延迟，结本地引入的噪声，将使时钟线上产生不同的延迟，结果将出现我们不希望有的所谓果将出现我们不希望有的所谓“时钟歪斜时钟歪斜”现象。现象。时钟歪斜是指有效时钟歪斜是指有效时钟边缘不在同一时钟边缘不在同一时刻出现，当用上时刻出现，当用上升缓慢的边缘触发升缓慢的边缘触发不同的边缘敏感部不同的边缘敏感部件时就可能发生这件时就可能发生这种情况。种情况。时钟歪斜是同步系统中最严重的问题之一。时钟歪斜是同步系统中最严重的问题之一。若歪斜的程度大于从边缘敏感存储器的输若歪斜的程度大于从边缘敏感存储器的输出到下一级输入的延迟时间，则其影响将出到下一级输入的延迟时间，则其影响将变得很明显。它能使移存器中的数据丢失，变得很明显。它能使移存器中的数据丢失，使同步计数器发生错误。使同步计数器发生错误。时钟歪斜可以由适当的时钟缓冲使之减小，时钟歪斜可以由适当的时钟缓冲使之减小，或者在边缘敏感器件的输出和其馈给的任或者在边缘敏感器件的输出和其馈给的任何边缘敏感输入端之间加入一定的延迟。何边缘敏感输入端之间加入一定的延迟。5.6 时钟缓冲时钟缓冲 同步系统中时钟同步系统中时钟(及其他全局控制线，如及其他全局控制线，如复位线复位线)必然负载很重。这样有可能导致必然负载很重。这样有可能导致电路延迟和时钟歪斜不能容忍。电路延迟和时钟歪斜不能容忍。克服这个问题的方法有二：线形缓冲和克服这个问题的方法有二：线形缓冲和树形缓冲。树形缓冲。5.6.1 线形缓冲线形缓冲 线形缓冲在信号线上使用一串缓冲器，使驱动强度逐步增大。每一缓冲器的驱动强度(它通常和负载一样)分配，应使每一结点的相对扇出相同。例如，图示出一例如，图示出一个反相器，它驱个反相器，它驱动的负载等价于动的负载等价于6464个反相器，而个反相器，而同样的负载可以同样的负载可以通过一串中间缓通过一串中间缓冲器来驱动。在冲器来驱动。在每一中间结点，每一中间结点，相对扇出为相对扇出为4 4。理。理论上最佳相对扇论上最佳相对扇出为出为e(2e(271828)71828)，它使它使总延迟最小。总延迟最小。表面上看来，似乎不用缓冲器要比用缓冲器的方案表面上看来，似乎不用缓冲器要比用缓冲器的方案更快，因为后者层次更多。更快，因为后者层次更多。应用传送延迟和惰性延迟的计算公式应用传送延迟和惰性延迟的计算公式(按每单位负按每单位负载标称载标称1 1nsns传送延迟和传送延迟和1 1nsns惰性延迟计算惰性延迟计算)，可以得出下，可以得出下列结果：列结果：1.1.不用缓冲器的电路：不用缓冲器的电路：总延迟总延迟1 1十十6416416565nsns 2.2.用上例的线形缓冲电路：用上例的线形缓冲电路：总延迟总延迟(1(1十十41)41)十十(1(1十十41)41)十十(1(1十十41)41)1515nsns 5.6.2 树形缓冲树形缓冲 超过一定的绝对负载量之后，通过线形缓超过一定的绝对负载量之后，通过线形缓冲增加驱动能力的优点不再存在。这是由于冲增加驱动能力的优点不再存在。这是由于在在ASICASIC中的线条宽度有时有限，电流大时在中的线条宽度有时有限，电流大时在线上会产生大的电压降。在这种情况下，用线上会产生大的电压降。在这种情况下，用树形缓冲较好。树形缓冲较好。使用树形缓冲时，时使用树形缓冲时，时钟电路分成若干分支，钟电路分成若干分支，每一分支的驱动强度按每一分支的驱动强度按几何级数增长。几何级数增长。在实际设计中，通常使每在实际设计中，通常使每一分支驱动某一局部电路中一分支驱动某一局部电路中的各部件。在这个局部电路的各部件。在这个局部电路内有一缓冲器，缓冲器常由内有一缓冲器，缓冲器常由一反相器和由其驱动的功率一反相器和由其驱动的功率缓冲器组成。这样做的另一缓冲器组成。这样做的另一个好处是，可以保持信号的个好处是，可以保持信号的符号不变，以及在分文点处符号不变，以及在分文点处呈现一单位负载。呈现一单位负载。值得指出的是，这种时钟分配方案的各个值得指出的是，这种时钟分配方案的各个分支在各级之间应该具有相同的相对扇出，分支在各级之间应该具有相同的相对扇出，因为不平衡的分支是时钟歪斜的最大来源。因为不平衡的分支是时钟歪斜的最大来源。由于布线电容通常是一结点上总负载的重要由于布线电容通常是一结点上总负载的重要组成部分，在设计好版图后应当再次校核相组成部分，在设计好版图后应当再次校核相对扇出。对扇出。5.8 三态缓冲器用于总线控制三态缓冲器用于总线控制 三态部件允许在ASIC中支持含有多个数据发送器的总线系统，这样就产生了共享通信资源的管理问题。总线不容许浮动或处于高阻抗，并且绝对不能有两个或多个数据发送器同时接入引起的竞争。浮动的总线可能位于中间电压，它将使总线上任一接收器的n型和p型晶体管都导通，这将导致接收器通道中电流过大。争夺总线也是同样严重的问题。若两个数据发送器同时试图使总线上一根线取相反的逻辑值，则这将使结点上出现不确定值，并且在两个数据发送器中的电流过大。5.8.1 译码器用于总线数据发送器选择 使用译码器选择总线数据发送器就消除了总线浮动或竞争的可能性，在任一时间只可能选择一个数据发送器。按照这一原理设计的典型总线访问系统示于图中。5.8.2 降低总线负载 若一总线上有大量的数据发送器和接收器，则在任一数据发送器上的电容性负载可能使性能降低到不能接受的程度。总线上的电容性负载有三个来源：接收器的输入电容；总线布线的电容；其他数据发送器的输出电容(即使它们处于高阻(断)状态)。增大总线数据发送器的驱动强度可以克服输入电容和布线电容问题，但是其他数据发送器的电容也随着驱动强度而增大，导致驱动强度反而下降。还产生一个缺点，即三态驱动器功率增大要求占用芯片面积也增大。解决负载大的问题第一步是把数据发送器和接收器解决负载大的问题第一步是把数据发送器和接收器分开接在总线的两部分上，如图所示。分开接在总线的两部分上，如图所示。数据发送器还可以进一步用访问总线的三态缓冲器数据发送器还可以进一步用访问总线的三态缓冲器分组分组 在极端情况下，可以通过多路选择器树访问总线在极端情况下，可以通过多路选择器树访问总线 5.10 ASIC设计不宜采用的电路 5.10.1 延迟线延迟线延迟线对于工艺过程的变化极为敏感，在军用温度范围(-55至125)内延迟量的变化可以达到5倍。任何设计中，若或明或暗地包含延迟线，将给测试带来麻烦。5.10.2到5.10.4小节的讨论都与延迟线有关。5.10.2 倍频器 在在离离散散逻逻辑辑设设计计中中通通常常使使用用的的产产生生倍倍频频时时钟钟的的方方法法是是用用一一延延迟迟线线和和异异或或门门产产生生一一窄窄脉冲。脉冲。倍倍频频器器应应当当用用外外部部电电路路实实现现，例例如如用用锁锁相相环等。环等。5.10.3单稳触发器 与倍频器与延迟线与倍频器与延迟线一样，单稳触发器一样，单稳触发器的定时关系也不能的定时关系也不能保证。若在保证。若在ASICASIC设设计中必须使用单稳计中必须使用单稳触发器类型的电路，触发器类型的电路，则应当另外解决。则应当另外解决。5.10.4 片内振荡器 在设计上可以将奇数个倒相器组成一个闭合在设计上可以将奇数个倒相器组成一个闭合环，从而构成一个片内振荡器。片内振荡器环，从而构成一个片内振荡器。片内振荡器与单稳触发器和延迟线属于同一类，其频率与单稳触发器和延迟线属于同一类，其频率与工艺过程有关，不能保证与工艺过程有关，不能保证 ASIC 设计的频设计的频率精度要求。率精度要求。许多许多ASIC工厂提供片上振荡器作为压焊盘库工厂提供片上振荡器作为压焊盘库中的一个部件，应优先使用它。它通常可以中的一个部件，应优先使用它。它通常可以外接选频元件外接选频元件(例如晶体例如晶体)，并且有禁止端作测，并且有禁止端作测试用。试用。5.10.5 RS触发器触发器 异步异步RSRS触发器有三个严重缺点触发器有三个严重缺点:第一，在第一，在R R0 0和和S S0 0时，其状态不确定。时，其状态不确定。第第二二，RSRS触触发发器器为为异异步步工工作作方方式式，输输入入端端有有任任何何变变化化都都有有可可能使输出值立刻改变。能使输出值立刻改变。第第三三，也也是是最最严严重重的的一一点点，即即它它对对于于输输入入端端上上的的尖尖峰峰和和假假信信号很敏感。号很敏感。5.10.6 JK触发器触发器 JK触发器电路功能有些含糊，不适合用于层次设计中，并且触发器电路功能有些含糊，不适合用于层次设计中，并且当用当用CMOS实现时，比实现时，比D触发器占用更大的硅片面积。此外，触发器占用更大的硅片面积。此外，异步输入对异步输入对JK触发器也会产生问题。触发器也会产生问题。5.10.7隐含触发器设计者有时不小心会发生设计错误，在组合电路中由于采用反馈环路而形成一隐含触发器。这将引起上述异步RS触发器的所有问题，应该避免发生这种情况。5.10.8 错误使用控制元件5.10.9 用触发器的输出作为另一触发器的时钟 5.10.10 门控时钟5.10.14 中央时钟产生器 许多离散逻辑设计采用中央时钟产生器。它有一来自外部信号源的一次时钟作为输入，用分频方法产生一些较低频率的二次时。虽然时钟产生器可以是用同步原理设计的，但这种方案有一严重缺点，即二次时钟相对于一次系统时钟可能存在过大的歪斜。这意味着一次系统时钟不能使用了。