课程设计数字电子钟设计报.pdf

数字电子钟设计报告1 数字电子钟设计报告目录1实验目的 22实验题目描述和要求 2 3设计报告内容 2 3.1 实验名称 2 3.2 实验目的 2 3.3 实验器材及主要器件 2 3.4 数字电子钟基本原理 3 3.5 数字电子钟单元电路设计、参数计算和器件选择 3-8 3.6 数字电子钟电路图 9 3.7 数字电子钟的组装与调试 9 4实验结论 9 5实验心得 10 参考文献 10 数字电子钟设计报告2 1实验目的掌握组合逻辑电路、时序逻辑电路及数字逻辑电路系统的设计、安装、测试方法；进一步巩固所学的理论知识，提高运用所学知识分析和解决实际问题的能力；提高电路布局布线及检查和排除故障的能力；培养书写综合实验报告的能力。2实验题目描述和要求（1）设计一个有“时”、“分”、“秒”（24 小时 59 分 59 秒）显示，且有校时功能的电子钟；（2）用中小规模集成电路组成电子钟，并在实验箱上进行组装、调试；（3）画出框图和逻辑电路图，写出设计、实验总结报告；（4）选做：整点报时。在59 分 51 秒、53 秒、55 秒、57 秒输出 500Hz音频信号，在 59 分 59 秒时输出 1000Hz信号，音频持续 1s，在 1000Hz音频结束时刻为整点。3设计报告内容3.1 实验名称数字电子钟3.2 实验目的掌握数字电子钟的设计、组装与调试方法；熟悉集成电路的使用方法。3.3 实验器材及主要器件（1）cc40192（6 片）（2）cc4011（6 片）（3）74LS2O（2 片）（4）共阴七段显示器（6 片）（5）电阻、电容、导线等（若干）数字电子钟设计报告3 3.4 数字电子钟基本原理数字电子钟的逻辑框图如图3-4 所示。它由 555 集成芯片构成的振荡电路、分频器、计数器、显示器和校时电路组成。555集成芯片构成的振荡电路产生的信号经过分频器作为秒脉冲，秒脉冲送入计数器，计数结果通过“时”、“分”、“秒”译码器显示时间。图3-43.5 数字电子钟单元电路设计、参数计算和器件选择（一）计数器秒脉冲信号经过6 级计数器，分别得到“秒”个位、十位、“分”个位、十位以及“时”个位、十位的计时。“秒”“分”计数器为六十进制，小时为二十四进制。（1）六十进制计数由分频器来的秒脉冲信号，首先送到“秒”计数器进行累加计数，秒计数器应完成一分钟之内秒数目的累加，并达到60 秒时产生一个进位信号，所以，选用两片cc40192 和一片 cc4011 组成六十进制计数器，来实现六十进制计数。其中，“秒”十位是六进制，“秒”个位是十进制。如图3-4-3-1 所示。数字电子钟设计报告4 图 3-4-3-1所示（60 进制计数构造）（2）二十四进制计数“12 翻 1”小时计数器是按照“010203,2223000102,”规律计数的，这与日常生活中的计时规律相同。在此实验中，它是由两片 cc40192 和一片 cc4011 构造成的同步二十四计数器，利用异步清零端实现起从 2300 的翻转，其中“24”为过渡状态不显示。其中，“时”十位是 3 进制，“时”个位是十进制。如图3-4-3-2 所示.数字电子钟设计报告5 如图 3-4-3-2 所示.（二）显示器本系统用七段发光二极管来显示译码器输出的数字，显示器有两种：共阳极显示器或共阴极显示器。74LS48译码器对应的显示器是共阴极显示器。（三）校时电路当数字钟走时出现误差时，需要校正时间。校时电路实现对“时”“分”“秒”的校准。在电路中设有正常计时和校对位置。本实验实现“时”“分”的校对。对校时的要求是，在小时校正时不影响分和秒的正常计数；在分校正时不影响秒和小时的正常计数。需要注意的时，校时电路是由与非门构成的组合逻辑电路，开关S1 或 S2为“0”或“1”时，可能会产生抖动，为防止这一情况的发生我在原本接校时脉冲的端口接到了实验装置的“单次脉冲”端口，这样既时限内了防抖动，又可以利用手动操作来完成校时。数字电子钟设计报告6 校时电路图（四）整点报时电路数字钟整点报时是最基本的功能之一。实验要求的是在离整点差10秒时，每隔一秒鸣叫一次，每次持续时间为一秒，共响5 次，前 4 次为低音 500Hz，最后一声为高音 1000Hz。整点报时电路如图6 所示。整点报时电路主要由控制门电路和音响电路两部分组成。1、控制门电路部分：由 11 个与非门组成。图中与非门的输入信号Q4、Q3、Q2、Q1、分别表示“分十位”、“分个位”、“秒十位”、“秒个位”的状态，下标中的D、C、B、A分别表示组成计数器的四个触发器的状态。由上图可以看出：Y1=QC4*QA4*QD3*QA3Y2=Y1*QC2*QA 2 以上二式表示当分十位为5（即 QC4QA4=101）、分个位为 9（即 QD3QA3=1001）、秒十位为 5（即 QC2QA2=101）时，即 59 分 50 秒时发出控制信号。根据设计要求，数字钟电路要求在59 分 51 秒、53 秒、55 秒、59 秒时各鸣叫一次。当计数器达到 59分 50秒时，分、秒计数器的状态为：QD4QC4QB4QA4=0101（分十位）QD3QC3QB3QA3=1001（分个位）QD2QC2QB2QA2=0101（秒十位）QD1QC1QB1QA1=0000（秒个位）前四声计数器状态发生在59 分 51 秒至 59 分 58 秒之间。因此，只有秒个位的状态发生变化，而其他计数器的状态无需变化，所以可保持不变。数字电子钟设计报告7 此时 QC4=QA4=QD3=QA3=QC2=QA2=1不变，将它们相与即得Y2。而 51 秒、53 秒、55秒、57，59 秒时的秒计数器个位状态分别为QD1QC1QB1QA1=0001（51 秒）QD1QC1QB1QA1=0011（53 秒）QD1QC1QB1QA1=0101（55 秒）QD1QC1QB1QA1=0111（57 秒）并根据需要，前四声为低，则接如500Hz的脉冲信号。最后一声的各计数器状态分别如下：QD4QC4QB4QA4=0000（分十位）QD3QC3QB3QA3=0000（分个位）QD2QC2QB2QA2=0000（秒十位）QD1QC1QB1QA1=0000（秒个位）即只须将分进位信号和1KHz的脉冲信号接入即可。如图4-2-4 所示如图 4-2-4 所示（图中报警器用指示灯来表示）数字电子钟设计报告8 3.6 数字电子钟电路图3.7 数字电子钟的组装与调试由图中所示的数字中系统组成框图按照信号的流向分级安装，逐级级联。这里的每一级是指组成数字中的各个功能电路。级联时如果出现时序配合不同步，或剑锋脉冲干扰，引起的逻辑混乱，可以增加多级逻辑门来延时。如果显示字符变化很快，模糊不清，可能是由于电源电流的跳变引起的，可在集成电路器件的电源端Vcc 加退藕滤波电容。通常用几十微法的大电容与 0.01 F的小电容相并联。4.实验结论通过运用数字集成电路设计的24 小时制的数字电子时钟，经过试验，成功实现了一下基本功能：1.能准确计时，以数字形式显示时、分、秒的时间。2.能实现整点报时的功能，并分别在51 秒、53秒、55 秒、57 秒、59 秒实现了“四短一长”的报时效果。3.能定时控制，且能惊醒校正时间（通过开关调时、分）。数字电子钟设计报告9 5.实验心得通过这次数字电子钟的课程设计，我们才把学到的东西与实践相结合。从中对我们学的知识有了更进一步的理解，而且更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法。也锻炼了自己独立思考问题的能力和通过查看相关资料来解决问题的习惯。虽然这只是一次简单的课程设计，但通过这次课程设计我们了解了课程设计的一般步骤，和设计中应注意的问题。设计本身并不是有很重要的意义，而是同学们对待问题时的态度和处理事情的能力。各个芯片能够完成什么样的功能，使用芯片时应该注意那些要点。同一个电路可以用那些芯片实现，各个芯片实现同一个功能的区别。另外，我还渐渐熟悉了mutisim 这个仿真软件的各个功能，让我体会到了期中的乐趣，还在电脑制作文档的过程中，使我对办公软件有了更进一步的了解和掌握。参考文献1.现代数字电路与逻辑设计清华大学出版社北京交通大学出版社.2.模拟电子技术（修订版）清华大学出版社北京交通大学出版社3.模拟电子技术教程电子工业出版社5.朱定华主编.电子电路测试与实验.北京：清华大学出版社，2004.