VLSI电路与系统2资料.ppt

第四章 基本数字电路单元及功能单元组成 Part 14.2 基本单元的分类 在静态同步ASIC中，基本单元用于组成分层结构的设计。这些基本单元可以分类如下：1基本逻辑单元 包括反相器、“与”、“或”、“异”、“与非”、“或非”、“同”、“与或非”、“或非与”、三态缓冲器和触发器。2基本组合逻辑单元 包括传输门、多路选择器、译码器、比较器、编码器。2基本组合逻辑单元 包括传输门、多路选择器、译码器、比较器、编码器。3.基本存贮单元 包括各类边缘敏感触发器。4基本时序单元 包括位移寄存器、计数器、桶形移位器、状态发生器。5.数据调整单元 包括加法器、乘法器。4.3 CMOS组成的基本单元 4.3.1“与非”、“或非”和“与或非”门 2输入端的“与非”门电路及符号示于图中 2输入端的“或非”门示于图中 最值得注意的一种是“与或非”门电路，它示于图4-8中它的电路非常简单，但应用很广泛。4.3.2 译码器、比较器和多路选择器 译码器、比较器构成同步系统、控制系统和时序设备中基本的控制元件。译码器进行静态的固定值比较。比较器则进行寄存器与寄存器之间的可变值的比较。译码器是一个能够识别给定输入状态的译码器是一个能够识别给定输入状态的电路，它主要有下列几种：电路，它主要有下列几种：1单态译码器：只识别一种输入状态。单态译码器：只识别一种输入状态。2.2.多态译码器：能识别几种输入状态。多态译码器：能识别几种输入状态。3.全态译码器：它有分开的输出线，全态译码器：它有分开的输出线，分别对应于分别对应于2n个可能输入状态之一个可能输入状态之一,其中其中n为输入线的数目。为输入线的数目。4.简化全态译码器：简化全态译码器简化全态译码器：简化全态译码器的电路和全态译码器相似，但是把其中的电路和全态译码器相似，但是把其中某些输出线用某些输出线用“或或”门连起来了，故输门连起来了，故输出线较少。出线较少。译码器可以有允许线（使能信号输入）。译码器对于每一种输入状态，应注意观察分析其各输出线上的状态变化。译码器很容易产生假信号和尖峰(毛刺),故使用时须特别小心。比较器的功能与译码器相似，只不过它进行寄存器和寄存器的比较。等值比较器的一般电路图示于图4-11。多路选择器 多路选择器是一种选择电路，它能够从两个或多个输入信号中选择一个输出。图中给出一个用“与或非”门实现的两输入多路选择器电路以及对应得的电路符号，。4.3.3 传输门和三态缓冲器 传输门体现CMOS电路的一种特有使用方式。传输门是一种很重要的基本电路，它是一种具有两种状态(高阻抗状态和低阻抗状态)的真正开关。4.3.4边缘敏感触发器 边缘敏感触发器是静态同步ASIC的基本存储元件。其基本功能是。在时钟的上升沿，输入d的逻辑状态被锁存于输出端q(并且其互补值锁存于q的互补端)。这两个输出端的状态一直保持到下一个时钟上升沿为止。基本逻辑功能单元信号的命名与信号相关的有效电平高电平有效（active high）低电平有效（active low）有反相圈的引脚有反相圈的引脚表示低电平有效表示低电平有效给定逻辑功能只在符号框的内部发生给定逻辑功能只在符号框的内部发生READYREQUESTGOREADY_LREQUEST_LGO_L信号名和有效电平等效门符号（摩根定理）反相器反相器缓冲器缓冲器“圈到圈”的逻辑设计电路定时传播延迟传播延迟 propagation delay 信号通路输入端的变化引起输出端变化所需的时间信号通路输入端的变化引起输出端变化所需的时间t tpHL pHL 和和 t tpLH pLH 可能不同可能不同电路定时传播延迟传播延迟 propagation delay定时分析：取最坏情况延迟定时分析：取最坏情况延迟t tpHL pHL 和和 t tpLH pLH 可能不同可能不同最大延迟最大延迟典型延迟典型延迟最小延迟最小延迟080804323232P233 P233 表表5-25-215202222电路定时定时图（时序图）定时图（时序图）timing diagramGOREADYDATtDATtDATGOREADYDATtRDYtRDY电路定时GOREADYDATGOREADYDATtRDYmintRDYmax定时图（时序图）定时图（时序图）timing diagram电路定时WRITE_LDATAOUTDATAINtOUTmaxtsetuptOUTmin常用组合逻辑功能电路编码器译码器多路复用器奇偶校验比较器加法器译码器和编码器多输入、多输出电路多输入、多输出电路译码器（译码器（decoderdecoder）一般来说，输出编码比输入编码位数多一般来说，输出编码比输入编码位数多编码器（编码器（encoderencoder）输出编码比输入编码位数少，则常称为编码器输出编码比输入编码位数少，则常称为编码器使能输入使能输入输入输入编码编码输出输出编码编码映射映射使能输入有效才能使能输入有效才能实现正常映射功能实现正常映射功能一种最常用的情况使能使能输入输入编码编码输出输出编码编码映射映射译码器（译码器（decoderdecoder）编码器（编码器（encoderencoder）n位二进制码位二进制码2n中取中取1码码使能使能输入输入编码编码输出输出编码编码映射映射2n中取中取1码码n位二进制码位二进制码译码器（decoder）二进制译码器2-42-4译码器译码器Y0Y1Y2Y3I0I1EN 0 X X 0 0 0 0 1 0 0 0 0 0 1 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 1 1 0 0 0输输 入入EN I1 I2输输 出出 Y3 Y2 Y1 Y02-42-4二进制译码器真值表二进制译码器真值表译码器（decoder）0 X X 0 0 0 0 1 0 0 0 0 0 1 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 1 1 0 0 0输输 入入EN I1 I2输输 出出 Y3 Y2 Y1 Y02-42-4二进制译码器真值表二进制译码器真值表Y0=EN (I1 I2)Y1=EN (I1 I2)Y2=EN (I1 I2)Y3=EN (I1 I2)Yi=EN mi0 0 0 0 0 0 0 10 0 0 0 0 0 1 00 0 0 0 0 1 0 00 0 0 0 1 0 0 00 0 0 1 0 0 0 00 0 1 0 0 0 0 00 1 0 0 0 0 0 01 0 0 0 0 0 0 00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1I2I1I0Y7Y1Y0Y2Y3Y4Y5Y63-83-8二进制译码器真值表二进制译码器真值表3-83-8译码器译码器I2I1I0Y0Y1Y7Yi=EN mi1 1 1 1 1 1 1 01 1 1 1 1 1 0 11 1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1 11 1 0 1 1 1 1 11 0 1 1 1 1 1 10 1 1 1 1 1 1 1 大规模元件的逻辑符号Y0Y1Y2Y3GAB1/2 74x139Y0Y1Y2Y3GAB1/2 74x139Y0Y1Y2Y3GAB1/2 74x139G_LABY0_LY1_LY2_LY3_L双2-4译码器74x139 74x139 1 X X 1 1 1 1 0 0 0 1 1 1 0 0 0 1 1 1 0 1 0 1 0 1 0 1 1 0 1 1 0 1 1 1输输 入入G B A输输 出出 Y3_L Y2_L Y1_L Y0_L1/2 74x139双双2-4译码器真值表译码器真值表3-8译码器74x138G1G2A_LG2B_LY3=G1 G2A G2B C B A使使 能能选选 择择Y3_L=Y3=(G1 G2A_L G2B_L CBA)=G1+G2A_L+G2B_L+C+B+AN0N1N2N3EN_L+5VD0_LD7_LD8_LD15_L用用7474x138x138设计设计4-16译码器译码器思路：思路：16 16个输出需要个输出需要 片片7474x138x138？Y0Y7ABCG1G2AG2BY0Y7ABCG1G2AG2BU1U2 任何时刻只有任何时刻只有一片在工作。一片在工作。4 4个输入中，个输入中，哪些位控制片选哪些位控制片选哪些位控制输入哪些位控制输入思考：用思考：用7474x138x138设计设计 5 5-32 译码器译码器3232个输出需要多少片个输出需要多少片7474x138x138？控制任何时刻只有一片工作控制任何时刻只有一片工作 利用使能端利用使能端5 5个输入的低个输入的低3 3位控制输入位控制输入5 5个输入的高个输入的高2 2位控制片选位控制片选 利用利用 2 2-4 译码器译码器二十进制译码器输入：输入：BCDBCD码码输出：十中取一码输出：十中取一码Y0Y9I0I1I2I3多余的多余的6 6个状态如何处理？个状态如何处理？输出均无效：拒绝输出均无效：拒绝“翻译翻译”作为任意项处理作为任意项处理 电路内部结构简单电路内部结构简单二二-十十进进制制译译码码器器0 0 0 0 0 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 1 1 1 1 1 1 1 1 11 0 1 1 1 1 1 1 1 11 1 0 1 1 1 1 1 1 11 1 1 0 1 1 1 1 1 11 1 1 1 0 1 1 1 1 11 1 1 1 1 0 1 1 1 11 1 1 1 1 1 0 1 1 11 1 1 1 1 1 1 0 1 11 1 1 1 1 1 1 1 0 11 1 1 1 1 1 1 1 1 01 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 1I3 I2 I1 I00123456789Y0_L Y9_L伪伪码码任任 意意 项项七段显示译码器abcdefg dp公共阴极公共阴极abcdefgdp常用的有：常用的有：半导体数码管（半导体数码管（LEDLED）液晶数码管（液晶数码管（LCDLCD）abcdefg dp公共阳极公共阳极七段显示译码器输入信号：BCD码（用A3A2A1A0表示）输出：七段码（的驱动信号）a g 1 表示亮，0 表示灭abcdefg111111011011010011111七七段段显显示示译译码码器器的的真真值值表表0 0 0 0 0 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 11 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 0 0 1 10 0 0 1 1 0 10 0 1 1 0 0 10 1 0 0 0 1 11 0 0 1 0 1 10 0 0 1 1 1 10 0 0 0 0 0 0A3 A2 A1 A0a b c d e f g0123456789101112131415BCD-七段显示译码器的卡诺图七段显示译码器的卡诺图Ya=A3A2A2A0+A3A1+A2A0Yb=A3A1+A2A1A0+A2A1A0BCD-七段显示译码器的卡诺图七段显示译码器的卡诺图Yc=A3A2+A2A1A0Yd=A2A1A0+A2A1A0+A2A1A0BCD-七段显示译码器的卡诺图七段显示译码器的卡诺图Ye=A2A1+A0Yf=A3A2A0+A1A0+A2A1BCD-七段显示译码器的卡诺图七段显示译码器的卡诺图Yg=A3A2A1+A2A1A0逻辑图：逻辑图：P261 图图545编码器（encoder）二进制二进制编码器编码器A0A1A2I0I1I71 0 0 0 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 0 10 0 1 0 0 0 0 0 0 1 00 0 0 1 0 0 0 0 0 1 10 0 0 0 1 0 0 0 1 0 00 0 0 0 0 1 0 0 1 0 10 0 0 0 0 0 1 0 1 1 00 0 0 0 0 0 0 1 1 1 1I0 I1 I2 I3 I4 I5 I6 I7 A2 A1 A03 3位二进制编码器的真值表位二进制编码器的真值表2n个个输输入入n个个输输出出编码器（encoder）A0=I1+I3+I5+I7A1=I2+I3+I6+I7A2=I4+I5+I6+I7前提：任何时刻只有前提：任何时刻只有 一个输入端有效。一个输入端有效。问题：当某时刻出问题：当某时刻出现多个输入有效？现多个输入有效？优先级（优先级（prioritypriority）1 0 0 0 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 0 10 0 1 0 0 0 0 0 0 1 00 0 0 1 0 0 0 0 0 1 10 0 0 0 1 0 0 0 1 0 00 0 0 0 0 1 0 0 1 0 10 0 0 0 0 0 1 0 1 1 00 0 0 0 0 0 0 1 1 1 1I0 I1 I2 I3 I4 I5 I6 I7 A2 A1 A03 3位二进制编码器的真值表位二进制编码器的真值表优先编码器A2A1A0IDLEI7I6I5I4I3I2I1I0将将 I0I7 转换为转换为 H0H7，保证其中，任何时刻只有一个有效保证其中，任何时刻只有一个有效H7=I7H6=I6 I7H5=I5 I6 I7H0=I0 I1 I2 I6 I7A2=H4+H5+H6+H7A1=H2+H3+H6+H7A0=H1+H3+H5+H7数大优先数大优先 如果没有输入有效，则如果没有输入有效，则 IDLE 为为1 IDLE=I1 I2 I6 I7