单元十一 触发器及时序逻辑电路电子教案 电工与电子技术 .doc

单元十一：触发器及时序逻辑电路 教学目标知识目标：l 掌握R-S 、J-K、D、T等几种类型触发器的逻辑功能，能够分析和实现不同功能触发器之间相互转换； l 掌握时序逻辑电路分析的步骤，能分析简单的计数器电路；l 掌握二进制计数器，二十进制计数器的工作原理，理解同步计数器和异步计数器的区别。能力目标： 会利用触发器设计计数器。素质目标：培养学生的设计创新能力。教学重点触发器的工作原理，用触发器构成计数器教学难点用触发器构成计数器教学手段实物演示；教学板书；电子课件教学学时10H教 学 内 容 与 教 学 过 程 设 计注 释 任务一 双稳态触发器的研究（一）基本触发器1.与非门组成的基本触发器（1）电路结构 基本触发器是触发器中结构最简单的一种。基本触发器的逻辑电路图及逻辑符号如图11-1所示图11-1基本R-S触发器（2）工作原理1）当、时： 2）、时： 3）、时： 4）、时：（3）特性表和特性方程表11-1 基本触发器的状态转换特性表 功能 0 00不定不允许10 100置011 001置111 100保持11触发器的逻辑功能还可以用特性方程表示，特性方程就是触发器次态与输入及现态之间的逻辑关系式。如果把表11-1所表示的逻辑功能用逻辑表达式来表示，就得到了触发器的特性方程 （11-1） 约束条件（4）状态转换图状态转换图是描述触发器的状态转换关系及转换条件的图形。图11-2基本触发器的状态转换图 当触发器处在0状态，即时，若输入信号或11，触发器仍为0状态；若，触发器就会翻转成为1状态。 当触发器处在1状态，即时，若输入信号或11，触发器仍为1状态；若，触发器就会翻转成为0状态。2.或非门组成的基本触发器基本触发器也可以用或非门组成，此时其逻辑电路图及逻辑符号如图11-3所示，其特性表见表11-2。图11-3由或非门组成的R-S触发器表11-2由或非门组成的R-S触发器特性表 功能1 10不定不允许10 101置111 000置010 000保持11 综上所述，基本触发器有以下特点：(1)触发器的次态不仅与输入信号状态有关，而且与触发器的现态有关。(2）电路具有两个稳定状态，在无外来触发信号作用时，电路将保持原状态不变。(3)在外加触发信号有效时，电路触发翻转，实现置0或置1。(4)在稳定状态下两个输出端的状态和必须是相反的，即有约束条件。 （二）同步触发器1.电路组成同步触发器是在基本触发器电路基础上增加两个控制门和,一个时钟触发信号。图11-4同步触发器2.功能分析 (1)当=0时，、门被封锁，此时、端的输入不起作用，所以触发器保持原状态不变。(2)当=1即同步时钟脉冲上升沿到来时，、门解除封锁状态，=，=，触发器将按基本触发器的规律发生变化。3.初始状态的预置在实际应用中，有时必须在时钟脉冲到来之时，预先将触发器置成某一初始状态。为此，在同步触发器电路中设置了专门的直接置位端和直接复位端（均低电平有效），通过在或端加低电平,直接作用于基本R-S触发器，使其完成置1和置0功能，而不受脉冲限制，故也称或为异步置位端和异步复位端。图11-5 触发器的时序波形图（三）边沿触发器1.边沿触发器边沿触发器的逻辑电路图及逻辑符号如图11-6所示。图中、两个与或非门交叉耦合组成基本RS触发器，、为输入信号引导门。图中表示边沿触发输入方式。图11-6 J-K触发器的逻辑电路图及逻辑符号（1）边沿触发器功能分析1）当时，触发器保持原来状态。2）当时，触发器还是保持原来状态。3）当为上升沿时，触发器仍保持原来状态不变。在时，如果触发器的状态为0(，)，当由01时，由于与非门、的延时作用，首先与门A输入全1，不论与门B输入为何状态，输出。触发器保持原态不变，如果触发器原态为1，在由01时触发器同样保持1不变。4）当为下降沿时，触发器根据J、K端的输入信号变化。触发器的特性方程为 （11-2 ）图11-7为触发器的状态转换图和时序图 (a) （b）图11-7 J-K触发器(a)状态转换图(b)时序图2.维持阻塞触发器(1)触发器也是应用广泛的触发器，国产触发器多是维持阻塞型。逻辑电路及逻辑符号如图11-8所示。 图11-8 D触发器的逻辑电路图及逻辑符号(2)维持阻塞触发器的特性方程为 （11-3） (3) 维持阻塞触发器的状态转换图为图11-9触发器状态转换图3.触发器应用举例所谓触发器是一种受控计数型触发器，其特性方程可表示为当受控输入信号时，时钟脉冲到来触发器就翻转；当=0时，触发器处于保持状态。图11-10 T触发器的逻辑电路图及时序时波形图图11-11 T触发器的时序波形图任务二 寄存器的研究寄存器按所具备的功能不同可分为两大类：数码寄存器和移位寄存器，下面分别予以介绍。（一）数码寄存器数码寄存器只具有接收数码和清除原有数码的功能，根据需要可以将存放的数码随时取出参加运算或进行处理。1.工作原理待存数码由高位到低位依次排列为。在接收数码之前，通常先清零，使各触发器复位。如寄存数码1010，将其送入各个触发器的触发输入端。当接收脉冲上升沿到达时，触发器、翻转为1态，、保持0态不变,使,这样待存数据就暂存在寄存器中，原存的旧数据被刷新。需要取出暂存在寄存器的数码时，各位数码在寄存器的输出端同时取出。图11-12 D触发器构成的4位数码寄存器2.集成数码寄存器将构成寄存器的各个触发器以及有关控制逻辑门集成在一个芯片上，就可以得到集成数码寄存器。下面以八锁存器74HC373为例说明寄存器的应用。图11-13 八锁存器74HC373(二)移位寄存器移位寄存器除具有存储数码功能外，还具有使数码移位功能。所谓移位功能，就是寄存器中所存数据，可以在移位脉冲作用下逐次左移或右移。图11-14 D触发器组成的单向移位寄存器图11-15（串出）移位寄存器移位寄存器的输入也可以采用并行输入方式。图11-16为一个串行或并行输入，串行输出的移位寄存器电路。在并行输入时，采用了两步接收：第一步先用清零负脉冲把所有触发器清零，第二步利用送数正脉冲，打开与非门，通过触发器的直接置位端S输入数据。然后，再在移位脉冲作用下进行数码移位。设输入数据为1011，其工作过程如图11-17所示。图11-16 串/并输入、串行输出的移位寄存器图11-17 移位寄存器的工作过程示意图任务三 计数器（一）二进制加法计数器1.同步二进制加法计数器二进制只有和两个数码，二进制加法的规律是逢二进一，即0+1=1,1+1=10，也就是每当本位是1再加1时，本位就变为0，而向高位进位，使高位加1。由于双稳态触发器有0和1两个状态，所以一个触发器可以表示一位二进制数。如果要表示位二进制数，就要用个双稳态触发器。表11-5 四位二进制加法计数器的状态表计数脉冲数计 数 器 状 态十进制数 00 0 0 0010 0 0 1120 0 1 0230 0 1 1340 1 0 0450 1 0 1560 1 1 0670 1 1 1781 0 0 0891 0 0 19101 0 1 010111 0 1 111121 1 0 012131 1 0 113141 1 1 014151 1 1 115160 0 0 016要实现表11-5所列的四位二进制加法计数，必须用四个双稳态触发器。图11-18由J-K触发器构成的四位二进制加法计数器2.异步二进制加法计数器二进制加法计数器的特点是：每来一个计数脉冲，最低位触发器翻转一次，而高位触发器是在相邻低位触发器从1变为0进位时翻转。图11-19 四位异步二进制加法计数器工作时，先将各触发器清零，使计数器变为0000状态。第一个计数脉冲到来时，触发器翻转为1，其余各位触发位不变，计数器变成0001状态。第二个计数脉冲输入后，触发器由1变为0，并向发出一个负跳变的进位脉冲，使翻转为1，及不变，计数器变成0010状态。图11-20 二进制加法计数器工作波形图（二）同步十进制加法计数器1.电路组成 图11-21是由四个触发器和两个进位门组成的同步十进制加法计数器，是输入计数脉冲，是向高位进位的输出信号。图11-21 同步十进制加法计数器2.电路逻辑功能分析（1）对所给的逻辑电路，写出各触发器的驱动方程和输出方程时钟方程 时钟信号同时输入四个触发器输出方程 输出端的方程 (11-4)驱动方程 四个触发器的驱动方程 , （11-5）， (2)求状态方程 由驱动方程和触发器的特征方程，写出各触发器的状态方程 (3)根据状态方程，作出状态转移表和时序图，分析逻辑功能从时开始，依次代入状态方程和输出方程进行计算，结果见表11-6。表11-6 同步十进制加法计数器的状态转换真值表计数脉冲序号现态次态输出 01234567890 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1 0 0 0 1 0 0 1 00 0 1 10 1 0 0 0 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 000000000013.有效状态、无效状态和自启动在计数器的分类中已经讲过，编码时使用了的代码状态叫做有效状态，反之，没有使用的状态就称为无效状态。在图11-22中，10101111是无效的，因为8421编码中未使用。电路因为某种原因，例如干扰而落入无效状态时，如果在脉冲操作下可以返回到有效状态，则称为能自启动。计数器在输入计数脉冲的作用下，总是循环工作的，在正常情况下，周而复始地在有效状态中的循环叫做有效循环。反之，我们把无效循环状态中的循环叫做无效循环，凡是不能自启动的电路，肯定存在着无效循环，这种情况一般在计数器的设计时应设法避免。由图11-22知，8421编码的同步十进制加法计数器能够自启动。 本 章 小 结1.时序逻辑电路是数字电路的另一种类型。触发器是时序逻辑电路一种逻辑单元。双稳态触发器有0和1两个稳定输出状态，在一定外界信号的作用下可以从一个稳定状态翻转为另一个稳定状态。因此，双稳态触发器是具有记忆功能的元件。2.触发器的逻辑功能可用逻辑状态表来表示。根据逻辑功能的不同，触发器可分为、等几种类型。由于内部电路结构不同，因而触发方式和时刻也不同。基本触发器为低电平触发；可控触发器为高电平触发；其它触发器一般多采用时钟脉冲的上升或下降沿触发。3.时序逻辑电路一般是由组合逻辑电路和具有记忆功能的触发器组成的。它的特点是其输出状态不仅与现时的输入状态有关，而且还与电路原来所处的状态有关。常用的时序逻辑电路有许多种，本章主要介绍几种常用的寄存器和计数器的工作原理及逻辑功能。4.时序逻辑电路的分析，按照以下三个步骤进行（1）写出组成逻辑电路的各触发器的驱动方程和输出方程；（2）由驱动方程和触发器的特征方程，写出各触发器的状态方程；（3）根据状态方程，作出状态转移真值表（时序图）。根据上述结果分析时序逻辑电路的功能。基本触发器的功能分析基本RS触发器寄存器的原理15第 页