物理数字电路时序逻辑电路修改.pptx

1 时序逻辑电路的基本结构组合电路组合电路存储电路存储电路Y1YjZ1ZkQ1QlX1Xi输输入入信信号号输输出出信信号号驱驱动动信信号号状状态态信信号号逻辑电路中存在反馈，时序电路的输出由逻辑电路中存在反馈，时序电路的输出由电路的输入和电路原来的状态共同决定电路的输入和电路原来的状态共同决定。第1页/共149页2 时序逻辑电路的分类 从控制时序状态的脉冲源来分：从控制时序状态的脉冲源来分：同步：同步：异步：异步：存储电路里所有触发器有一个统一的时钟源存储电路里所有触发器有一个统一的时钟源没有统一的时钟脉冲没有统一的时钟脉冲第2页/共149页 从输出信号的特点分：莫尔型：莫尔型：米里型：米里型：Y=F1 X,Qn Y=F1 Qn 2 时序逻辑电路的分类第3页/共149页1.逻辑方程式：X(X1，Xi)Q(Q1，Ql)Z(Z1，ZK)Y(Y1，Yj)YF1(X，Qn)输出方程输出方程 ZF2(X，Qn)驱动方程或激励方程驱动方程或激励方程Qn+1F3(Z，Qn)=F4(X，Qn）状态转换方程状态转换方程各信号之间的逻辑关系方程组：各信号之间的逻辑关系方程组：3 时序电路时序电路功能的描述方法功能的描述方法四种描述方法：逻辑方程式、状态转换表四种描述方法：逻辑方程式、状态转换表、状态图、时序图。状态图、时序图。注：异步时序电路还要考虑时钟方程第4页/共149页2、状态转换表现现 态态次 态输 出X=0X=10 00 0/00 1/00 10 1/01 0/01 01 0/01 1/11 11 1/00 0/03.3.状态图状态图现现 态态次 态输 出X=0X=10 00 0/00 1/00 10 1/01 0/01 01 0/01 1/11 11 1/00 0/0000110111/11/01/0X/Y1/00/00/00/00/03 时序电路时序电路功能的描述方法功能的描述方法 各种描述方式是可以相互转换的各种描述方式是可以相互转换的第5页/共149页4.时序图 0001000101110 0 0 01 1 1 1000111直观描述电路输入、输出信号及电路状态在时间上的对应关系直观描述电路输入、输出信号及电路状态在时间上的对应关系 由状态图画时序图由状态图画时序图3 时序电路时序电路功能的描述方法功能的描述方法第6页/共149页5.2 时序逻辑电路的分析方法5.2.1 分析时序逻辑电路的一般步骤5.2.2 同步时序逻辑电路的分析*5.2.3 异步时序逻辑电路的分析第7页/共149页5.2.1 时序逻辑电路的分析步骤同步时序电路的分析步骤：同步时序电路的分析步骤：1.确定电路的组成：确定电路的输入、输出信号、触发器的类型等。2.由逻辑图求电路的时钟方程、驱动方程和输出方程；3.将驱动方程代入触发器的特性方程，求出电路的状态方程；4.进行计算：由现态、输入 次态、输出；5.列出状态转换表，画出状态转换图和时序图。6.确定电路的逻辑功能。注意：（1）初态的选取；（2）输出是现态的函数；（3）注意触发沿。第8页/共149页电路图电路图时钟方程、时钟方程、驱动方程和驱动方程和输出方程输出方程状态方程状态方程状态图、状态图、状态表或状态表或时序图时序图判断电路判断电路逻辑功能逻辑功能1235基本分析步骤（图示）：计算计算4第9页/共149页5.2.2 同步时序逻辑电路的分析举例例例1 1 试分析如图所示时序电路的逻辑功能。试分析如图所示时序电路的逻辑功能。Y Y与输入与输入X X无关，电路是莫尔型同步时序电路。无关，电路是莫尔型同步时序电路。解：解：1.1.了解电路组成了解电路组成。输入信号输出信号1JC11K1JC11KJ2=K2=X Q1 J1=K1=13.3.求出电路状态方程求出电路状态方程。Y=Q2Q1 2.2.写出各触发器的驱动方程和输出方程写出各触发器的驱动方程和输出方程。第10页/共149页4.列出其状态转换表，画出状态转换图和波形图。X=0X=10 00 1/01 1/00 11 0/00 0/01 01 1/00 1/01 10 0/11 0/1Y=Q2nQ1n 状态转换表状态转换表5.2.2 同步时序逻辑电路的分析举例第11页/共149页状态图 X=0X=10 00 1/01 1/00 11 0/00 0/01 01 1/00 1/01 10 0/11 0/14.列出其状态转换表，画出状态转换图和波形图。5.2.2 同步时序逻辑电路的分析举例第12页/共149页X=0X=10 00 1/01 1/00 11 0/00 0/01 01 1/00 1/01 10 0/11 0/1波形图可以根据状态转换表、状态转换图或方程画出。波形图可以根据状态转换表、状态转换图或方程画出。4.列出其状态转换表，画出状态转换图和波形图。5.2.2 同步时序逻辑电路的分析举例第13页/共149页5.确定逻辑功能X=0时时电路功能：可逆计数器电路功能：可逆计数器 X=1时时Y可理解为进位或借位端。可理解为进位或借位端。电路进行加电路进行加1计数计数电路进行减电路进行减1计数计数。5.2.2 同步时序逻辑电路的分析举例第14页/共149页分析下图所示同步时序逻辑电路，试画出在CP时钟脉冲信号作用下，电路L1L4的波形图，并确定电路逻辑功能。（设各触发器初态均为0）1JC11K解：解：1.1.了解电路组成了解电路组成。输入信号输出信号1JC11K1JC11K2.2.写出各触发器写出各触发器的驱动方程。的驱动方程。输出与输入无关输出与输入无关 例例2 2莫尔型同步时序电路。莫尔型同步时序电路。5.2.2 同步时序逻辑电路的分析举例第15页/共149页3.求出电路状态方程 5.2.2 同步时序逻辑电路的分析举例第16页/共149页4.求输出方程 5.2.2 同步时序逻辑电路的分析举例第17页/共149页5.列出其状态转换表，画出状态转换图和波形图 现 态次态/输出信号000 0 0 1 /1 1 1 0001 0 1 0 /1 1 0 1010 0 1 1 /1 0 1 1011 1 0 0 /0 1 1 1100 0 0 0 /1 1 1 0101 0 1 1 /1 1 0 1110 0 1 0 /1 0 1 1111 0 0 1 /0 1 1 1状态转换表状态转换表 5.2.2 同步时序逻辑电路的分析举例第18页/共149页画出状态图 现 态次态/输出信号000 0 0 1 /1 1 1 0001 0 1 0 /1 1 0 1010 0 1 1 /1 0 1 1011 1 0 0 /0 1 1 1100 0 0 0 /1 1 1 0101 0 1 1 /1 1 0 1110 0 1 0 /1 0 1 1111 0 0 1 /0 1 1 1波形图（略）波形图（略）5.5.列出其状态转换表，画出状态转换图和波形图列出其状态转换表，画出状态转换图和波形图5.2.2 同步时序逻辑电路的分析举例第19页/共149页6.电路自启动能力的确定 本电路具有自启动能力。本电路具有自启动能力。5.2.2 同步时序逻辑电路的分析举例第20页/共149页*5.2.3 异步时序逻辑电路的分析举例1.1.异步时序逻辑电路的分析方法异步时序逻辑电路的分析方法：与同步时序逻辑电路分析方法相似，但与同步时序逻辑电路分析方法相似，但要特别注意要特别注意各触发器的时钟信号状态，注意状态方程的有效条件。各触发器的时钟信号状态，注意状态方程的有效条件。时钟方程时钟方程 触发器的驱动方程；触发器的驱动方程；电路输出方程。电路输出方程。(1)(1)列出电路方程列出电路方程(2)(2)求电路状态方程求电路状态方程(3)(3)进行计算，列出状态转换表或画出状态图进行计算，列出状态转换表或画出状态图 和波形图和波形图.将驱动方程代入相应触发器的特性方程，将驱动方程代入相应触发器的特性方程，求出电路状态方程。求出电路状态方程。触发器时钟信号逻辑表达式触发器时钟信号逻辑表达式；分析步骤分析步骤:第21页/共149页例例1 1分析举例:解解：(1)(1)写出电路方程式写出电路方程式 时钟方程时钟方程输出方程输出方程驱动方程驱动方程 CPCP0 0=CP,=CP,CPCP1 1=Q=Q0 0 ，(2)(2)求电路状态方程求电路状态方程 (CP(CP由由0101时此式有效时此式有效)(Q Q0 0由由0101时此式有效时此式有效)如有时钟脉冲触发信号时，触发器状态变化；如有时钟脉冲触发信号时，触发器状态变化；如无时钟脉冲触发信号时，触发器状态不变；如无时钟脉冲触发信号时，触发器状态不变；5.2.3 异步时序逻辑电路的分析举例第22页/共149页(3)(3)列状态表、画状态图和时序图列状态表、画状态图和时序图 0 0/00100 1/0011 0/10111 1/000CP1 CP0 例15.2.3 异步时序逻辑电路的分析举例第23页/共149页(4)(4)逻辑功能分析逻辑功能分析 由状态图和时序图可知，此电路是一个异步四由状态图和时序图可知，此电路是一个异步四进制减法计数器，进制减法计数器，Z Z 是借位信号。也可把该电路看是借位信号。也可把该电路看作一个序列信号发生器。输出序列脉冲信号作一个序列信号发生器。输出序列脉冲信号Z Z的重复的重复周期为周期为 4T4TCPCP，脉宽为，脉宽为 1T1TCPCP。5.2.3 异步时序逻辑电路的分析举例第24页/共149页设计步骤：1 1）逻辑抽象：求状态转换表和（或）状态转换图 a.a.分析给定的逻辑问题,确定输入变量、输出变量以及电路的状态数；b.b.定义输入、输出变量和状态的含义，并将状态顺序编号；c.c.按照题意列出电路的状态转换表或画出电路的状态转换图。2 2）状态化简：合并等价状态 若两个电路状态在相同的输入下有相同的输出，并且转换到同样一个次态。则称这两个状态为等价状态。显然等价状态是重复的，可以合并为一个。5.3 时序逻辑电路的设计方法时序逻辑电路的设计方法5.3.1 同步时序逻辑电路的设计第25页/共149页3 3）状态分配（状态编码）：用代码表示电路的状态的过程。首先，需要确定代码的位数n n。因为n n位代码共有2 2n种状态组合，所以为获得时序电路所需的M M个状态，必须取 2n-1M2n 4 4）选定触发器的类型，求出电路的状态方程、驱动方程和输出方程；5 5）根据驱动方程和输出方程画出电路图；6 6）检查设计的电路能否自启动。第26页/共149页设计设计要求要求原始状原始状态图态图最简状最简状态图态图画电画电路图路图检查电检查电路能否路能否自启动自启动1246同步时序逻辑电路的设计方法（续）同步时序逻辑电路的设计方法（续）时序电路的设计步骤：选触发器，求时选触发器，求时钟、输出、状态、钟、输出、状态、驱动方程驱动方程5状态状态分配分配3化简第27页/共149页例11建立原始状态图建立原始状态图设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢七进一，产生一个进位输出。状态化简状态化简2状态分配状态分配3已经最简。已是二进制状态。第28页/共149页求方程式的方法求方程式的方法状态图状态图集成集成卡诺图卡诺图次态次态卡诺图卡诺图输出输出卡诺图卡诺图状态方程状态方程输出方程输出方程驱动方程驱动方程第29页/共149页4选触发器，求时钟、输出、状态、驱动方程选触发器，求时钟、输出、状态、驱动方程因需用3位二进制代码，选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。由于要求采用同步方案，故时钟方程为：输出方程：第30页/共149页状状态态方方程程不化简，以便使之与JK触发器的特性方程的形式一致。第31页/共149页比较，得驱动方程：电电路路图图5第32页/共149页检查电路能否自启动检查电路能否自启动6将无效状态111代入状态方程计算：可见111的次态为有效状态000，电路能够自启动。第33页/共149页 设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如：输入X 101100111011110输出Y 000000001000110例21建立原始状态图建立原始状态图S0S1S2S3设电路开始处于初始状态为S0。第一次输入1时，由状态S0转入状态S1，并输出0；1/0X/Y若继续输入1，由状态S1转入状态S2，并输出0；1/0如果仍接着输入1，由状态S2转入状态S3，并输出1；1/1此后若继续输入1，电路仍停留在状态S3，并输出1。1/1电路无论处在什么状态，只要输入0，都应回到初始状态，并输出0，以便重新计数。0/00/00/00/0第34页/共149页原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。状态化简状态化简2状态分配状态分配3所得原始状态图中，状态S2和S3等价。因为它们在输入为1时输出都为1，且都转换到次态S3；在输入为0时输出都为0，且都转换到次态S0。所以它们可以合并为一个状态，合并后的状态用S2表示。S0=00S1=01S2=10第35页/共149页4选触发器，求时钟、输出、状态、驱动方程选触发器，求时钟、输出、状态、驱动方程选用2个CP下降沿触发的JK触发器，分别用FF0、FF1表示。采用同步方案，即取：输出方程状态方程第36页/共149页比较，得驱动方程：电电路路图图5检查电路能否自启动检查电路能否自启动6将无效状态11代入输出方程和状态方程计算：电路能够自启动。第37页/共149页解：解：据题意可直接由波形图画出该电路状态图据题意可直接由波形图画出该电路状态图状态已简化、已分配状态已简化、已分配选择选择3 3个上升沿触发的个上升沿触发的JKJK触发器触发器例3：试按下图所示的时序关系设计一个同步时序电路确定触发器的类型和个数确定触发器的类型和个数同步时序逻辑电路设计举例第38页/共149页 写出电路的状态方程、驱动方程和输出方程求状态方程：Q2nQ1nQ0nQ2n+1Q1n+1Q0n+1 Y00000100010100010011001110001000001例3:同步时序逻辑电路设计举例第39页/共149页求驱动方程、输出方程：求驱动方程、输出方程：K0=1J1=Q0n画出逻辑图画出逻辑图 K2=1K1=Q0n例例3:3:同步时序逻辑电路设计举例第40页/共149页（4）检查自启动能力Q2nQ1nQ0nQ2n+1Q1n+1Q0n+1 Y00000100010100010011001110001000001无效状态无效状态 101010111001011110001修改输出方程：修改输出方程：电路的输出Y有错！000例例3:3:同步时序逻辑电路设计举例第41页/共149页（4）完整的状态图电路具备自启动能力电路具备自启动能力 例例3:3:同步时序逻辑电路设计举例第42页/共149页修改后的逻辑图例例3:3:同步时序逻辑电路设计举例第43页/共149页5.3.2 异步时序电路的设计基本设计步骤与同步时序电路相同。选取时钟信号的方法：通过时序图确定。选取时钟信号的原则：在触发器状态需要变化时应该有时钟脉冲；在触发器状态不需要变化时时钟脉冲的个数越少越好。第44页/共149页例4设计一个异步时序电路，要求如右图所示状态图。4选触发器，求时钟、输出、状态、驱动方程选触发器，求时钟、输出、状态、驱动方程选用3个CP上升沿触发的D触发器，分别用FF0、FF1、FF2表示。输出方程第45页/共149页次态卡诺图时钟方程：FF0每输入一个CP翻转一次，只能选CP。选择时钟脉冲的一个选择时钟脉冲的一个基本原则：在满足翻基本原则：在满足翻转要求的条件下，触转要求的条件下，触发沿越少越好。发沿越少越好。FF1在t2、t4时刻翻转，可选Q0。FF2在t4、t6时刻翻转，可选Q0。第46页/共149页第47页/共149页电电路路图图5检查电路能否自启动检查电路能否自启动6将无效状态110、111代入输出方程和状态方程计算：电路能够自启动。特性方程：第48页/共149页内容回顾：移位寄存器型计数器反馈逻辑：D0=Q3此种环形计数器时不能自启动的。为确保它能正常工作，必须首先通过串行输入端或并行输入端将电路置成有效循环中的某个状态，然后再开始计数。环形计数器状态转换图：第49页/共149页能自启动的环形计数器电路状态方程：Q0n+1=Q0+Q1+Q2 Q1n+1=Q0 Q2n+1=Q1 Q3n+1=Q2通过在输出与输入之间接入适当的反馈逻辑电路，可以将不能自启动的电路修改为能够自启动的电路。第50页/共149页2扭环形计数器有效循环无效循环若将反馈逻辑函数取为：D0=Qn-1则得到扭环形计数器，也称为约翰逊计数器。显然，图中所示的扭环形计数器不能自启动。用n位移位寄存器构成的扭环形计数器可以得到含2n个有效状态的循环，状态利用率较环形计数器提高了一倍。从状态循环图中可看到由于电路在每次状态转换时只有一位触发器改变状态，因而在将电路状态译码时不会产生竞争冒险现象。第51页/共149页能自启动的扭环形计数器电路令D0=Q1Q2+Q3第52页/共149页5.3.3 时序逻辑电路的自启动设计基本原理：修改卡诺图化简方案的方法使电路具有自启动功能。例5.设计一个七进制计数器，要求它能够自启动。已知该计数器的状态转换图及状态编码如下图：按照卡诺图化简的最简要求可得到方程：Q1n+1=Q2 Q3 Q2n+1=Q1 Q3n+1=Q2第53页/共149页实际上，包括在圈里的任意项取为1，而在圈外的任意项取为0。即无效状态的次态已被指定。若这个指定的次态属于有效循环中的状态，电路可以自启动；反之则不可以自启动。后者可以通过修改指定状态（即改变方程的化简方式）使其具备自启动功能。为使电路能够自启动，可将000的次态指定为一个有效状态：010得到修改过的状态方程为：Q1n+1=Q2 Q3 Q2n+1=Q1+Q2 Q3 Q3n+1=Q2第54页/共149页修改后的电路状态转换图如下：例6.设计一个能自启动的3位环形计数器。要求它的有效循环状态为100010 001 100电路的状态转换图和次态卡诺图如右图：第55页/共149页按照常规化简得：Q1n+1=Q3 Q2n+1=Q1 Q3n+1=Q2以上设计的电路不能自启动为保持移位寄存器内部结构不变，只允许修改第一位触发器的输入。所以修改Q1,得到修改后的次态卡诺图如下：修改后的状态方程如下：Q1n+1=Q1 Q2 Q2n+1=Q1 Q3n+1=Q2第56页/共149页若选用D触发器构造此计数器，驱动方程为：D1=Q1n+1=Q1 Q2=Q1+Q2 D2=Q2n+1=Q1 D3=Q3n+1=Q2逻辑图如下：第57页/共149页本节小结：时序电路的设计，在画出状态图后，时序电路的设计，在画出状态图后，其余就是由状态图到逻辑图的转换。其余就是由状态图到逻辑图的转换。第58页/共149页5.4 5.4 若干常用时序逻辑电路及应若干常用时序逻辑电路及应用用 5.4.1 寄存器和移位寄存器 5.4.2 计数器*5.4.3 顺序脉冲发生器和序列信号发生器第59页/共149页 在数字电路中，用来存放二进制数据或代码的电路称为寄存器。寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。按照功能的不同，可将寄存器分为基本寄存器和移位寄存器两大类。5.4.1 寄存器寄存器5.4.1.1 基本寄存器第60页/共149页一、单拍工作方式基本寄存器一、单拍工作方式基本寄存器无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0D3，就立即被送入进寄存器中，即有：第61页/共149页二、双拍工作方式基本寄存器二、双拍工作方式基本寄存器（1）清零。CR=0，异步清零。即有：（2）送数。CR=1时，CP上升沿送数。即有：（3）保持。在CR=1、CP上升沿以外时间，寄存器内容将保持不变。第62页/共149页三、集成寄存器举例：74LS175特点：四位数码寄存器四位数码寄存器 由维持阻塞由维持阻塞D D触发器构成触发器构成 附加控制功能附加控制功能异步清零异步清零注注:有的有的寄存器还具有寄存器还具有三态控制、保持控制等功能。三态控制、保持控制等功能。（如（如CC4076CC4076）其框图和功能表分别见图其框图和功能表分别见图5.23（P194）和表）和表5.5（P194）第63页/共149页 Q0 Q1 Q2 Q3CP 74LS175 Rd D0 D1 D2 D3寄存数据输出端并行数据输入端 送数脉冲端异步（直接）清零端 第64页/共149页并行送数1Q3Q2Q1Q0=0000直接清零0说 明功 能CPRd74LS175功能表及说明第65页/共149页四、锁存器控制方式：电平控制；举例：74116第66页/共149页寄存数据输出端并行数据输入端 送数电平端异步（直接）清零端 Q0 Q1 Q2 Q3 74LS116 Rd D0 D1 D2 D3第67页/共149页保 持 11并行送数 01Qi=0直接清零 0说 明功 能74LS116功能表及说明第68页/共149页1.移位寄存器的逻辑功能：移位寄存器的逻辑功能：既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动.按移动方式分按移动方式分单向单向移位寄存器双向双向移位寄存器左左移位寄存器右右移位寄存器2.移位寄存器的逻辑功能分类移位寄存器的逻辑功能分类可实现：并入并出、并入串出、串入并出、串入串出可实现：并入并出、并入串出、串入并出、串入串出5.4.1.2 移位寄存器第69页/共149页一、单向移位寄存器一、单向移位寄存器并行输出4位右移移位寄存器时钟方程：驱动方程：状态方程：第70页/共149页第71页/共149页并行输出4位左移移位寄存器时钟方程：驱动方程：状态方程：第72页/共149页第73页/共149页单向移位寄存器具有以下主要特点：（1）单向移位寄存器中的数码，在CP脉冲操作下，可以依次右移或左移。（2）可实现串并行转换。第74页/共149页二、双向移位寄存器二、双向移位寄存器M=0时右移M=1时左移第75页/共149页集成双集成双向移位向移位寄存器寄存器74LS19474LS194第76页/共149页三、三、移位寄存器的应用移位寄存器的应用1.移位寄存器的功能扩展移位寄存器的功能扩展例例1 8位双向移位寄存器位双向移位寄存器用两片74LS194接成8位双向移位寄存器:第77页/共149页移位寄存器的应用移位寄存器的应用(续）续）2.2.环形计数器环形计数器结构特点结构特点即将FFn-1的输出Qn-1接到FF0的输入端D0。工工作作原原理理根据起始状态设置的不同，在输入计数脉冲CP的作用下，环形计数器的有效状态可以循环移位一个1，也可以循环移位一个0。即当连续输入CP脉冲时，环形计数器中各个触发器的Q端，将轮流地出现矩形脉冲。但是基本环形计数器不能自启动。第78页/共149页基本环形计数器的状态图0Q31000Q0100Q2Q001010001110001100011100111100111101111011010000011110101第79页/共149页能自启动的能自启动的4位环形计数器位环形计数器状状态态图图第80页/共149页由由74LS19474LS194构成的能自构成的能自启动的启动的4位位环形计数器环形计数器时时序序图图第81页/共149页3.3.扭环形计数器扭环形计数器结构特点结构特点状状态态图图即将FFn-1的输出Qn-1接到FF0的输入端D0。第82页/共149页能自启动的能自启动的4位扭环形计数器位扭环形计数器第83页/共149页寄存器小结：寄寄存存器器是是用用来来存存放放二二进进制制数数据据或或代代码码的的电电路路，是是一一种种基基本本时时序序电电路路。任任何何现现代代数数字字系系统统都都必必须须把把需要处理的数据和代码先寄存起来，以便随时取用。需要处理的数据和代码先寄存起来，以便随时取用。寄寄存存器器分分为为基基本本寄寄存存器器和和移移位位寄寄存存器器两两大大类类。基基本本寄寄存存器器的的数数据据只只能能并并行行输输入入、并并行行输输出出。移移位位寄寄存存器器中中的的数数据据可可以以在在移移位位脉脉冲冲作作用用下下依依次次逐逐位位右右移移或或左左移移，数数据据可可以以并并行行输输入入、并并行行输输出出，串串行行输输入入、串串行行输输出出，并并行行输输入入、串串行行输输出出，串串行行输输入入、并行输出。并行输出。寄寄存存器器的的应应用用很很广广，特特别别是是移移位位寄寄存存器器，不不仅仅可可将将串串行行数数码码转转换换成成并并行行数数码码，或或将将并并行行数数码码转转换换成成串串行行数数码码，还还可可以以很很方方便便地地构构成成移移位位寄寄存存器器型型计计数器和顺序脉冲发生器等电路。数器和顺序脉冲发生器等电路。第84页/共149页定义：能够记忆输入脉冲个数的电路称为计数器。计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器5.4.2 计数器计数器用途：计数、定时、分频。计数器分类：第85页/共149页5.4.2.1 异步计数器分析设计方法：(1)(1)分析计数状态表，找各触发器状态翻转的规律分析计数状态表，找各触发器状态翻转的规律;(2)(2)根据所用触发器确定电路连线。根据所用触发器确定电路连线。二进制计数器构成简单，规律二进制计数器构成简单，规律性强，用观察法。性强，用观察法。一、异步二进制计数器：主主要用于分频、定时，低速计数等。要用于分频、定时，低速计数等。无统一无统一CPCP，输入时钟信号只作用于最低位触发器。，输入时钟信号只作用于最低位触发器。各触发器间串行连接，即状态更新逐级进行。速度各触发器间串行连接，即状态更新逐级进行。速度 慢，可能会出现毛刺。慢，可能会出现毛刺。特 点：第86页/共149页（1）列计数状态表：1.加法计数器的设计分析：F F2 2 计数翻转，计数翻转，CPCP2 2 QQ1 1(10)(10)，用用T T触发器触发器清零清零 F F0 0 计数翻转，计数翻转，CPCP0 0计数输入计数输入cpcp，用用T T触发器。触发器。F F1 1 计数翻转，计数翻转，CPCP1 1 QQ0 0(10)(10)，用用T T触发器。触发器。0 00 00 0第87页/共149页（2）规律：D D触发器：触发器：CP CP 有效，有效，CPCPi i=Q Qi-1i-1JKJK触发器：触发器：CP CP 有效，有效，CPCPi i =Q Qi-1i-1低位触发器低位触发器:CP:CP入入CPCP0 0，计翻；，计翻；其余触发器：只在相邻低位其余触发器：只在相邻低位Q Q(由由10)10)，有，有CP,CP,计翻。计翻。由由JKJK触发器构触发器构成成T T触发器。触发器。由由D D触发器构触发器构成成T T触发器。触发器。第88页/共149页（3）电路D D触发器：触发器：CP CP 有效，有效，CPCPi i=Q Qi-1i-1JKJK触发器：触发器：CP CP 有效，有效，CPCPi i =Q Qi-1i-1低位触发器低位触发器:CP:CP入入CPCP0 0，计翻；，计翻；其余触发器：只在相邻低位其余触发器：只在相邻低位Q Q(由由10)10)，有，有CP,CP,计翻。计翻。第89页/共149页CPQ0Q1Q2Q3 从时序图可以看出，若计数输入脉冲频率为从时序图可以看出，若计数输入脉冲频率为 f f0 0，则，则Q Q0 0、Q Q 1 1、Q Q2 2、Q Q3 3端输出脉冲的频率依次为端输出脉冲的频率依次为f f0 0/2/2、f f0 0 /4/4、f f0 0/8/8、f f0 0/16/16，即为计数器的分频功能。，即为计数器的分频功能。10000100110000101010011011100001100111110000（4）时序图1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16第90页/共149页0 0（1）列计数状态表：2.减法计数器的设计分析：F F2 2 计数翻转，计数翻转，CPCP2 2 QQ1 1(01)(01)，用用T T触发器触发器清零清零 F F0 0 计数翻转，计数翻转，CPCP0 0计数输入计数输入cpcp，用用T T触发器。触发器。F F1 1 计数翻转，计数翻转，CPCP1 1 QQ0 0(01)(01)，用用T T触发器。触发器。0 0 0 0 0 0第91页/共149页（2）规律：D D触发器：触发器：CP CP 有效，有效，CPCPi i=Q Qi-1i-1JKJK触发器：触发器：CP CP 有效，有效，CPCPi i =Q Qi-1i-1低位触发器低位触发器:CP:CP入入CPCP0 0，计翻；，计翻；其余触发器：只在相邻低位其余触发器：只在相邻低位Q Q(由由01)01)，有，有CP,CP,计翻。计翻。（3）电路：（4）时序图（略）第92页/共149页异步二进制计数器的构造方法二进制的位数与触发器的个数相同触发器均接成TFTFCP0=CPCP0=CPCPi加法减法上升沿下降沿Qi-1Qi-1第93页/共149页3.可逆计数器设置控制端设置控制端C C，如设，如设C C1 1时：加计数；时：加计数；(D:(D:CPCPi i=Q Qi-1 i-1)C C0 0时：减计数。时：减计数。(D:(D:CPCPi i=Q Qi-1 i-1)加选通门即可实现。加选通门即可实现。电路：第94页/共149页CP0Q0Q1Q2Q3Q0tCPQ1Q2Q3二、异步十进制计数器：原理电路第95页/共149页Q0tCPQ1Q2Q30000000100100011010101111000100101000110第96页/共149页 74LS290为异步二五十进制加法计数器。其标准逻辑符号及内部逻辑图分别如下图所示。它由四个下降沿触发的JK触发器和两个与非门组成。由图可见，它是两个独立的计数器。1.1.电路结构电路结构三、集成异步计数器三、集成异步计数器74LS290第97页/共149页中规模集成异步二-五-十进制计数器（74LS290）CP0Q0Q1Q2Q3CP1&R01R02&S91S92第98页/共149页*逻辑框图与管脚计数脉冲输入端下降沿触发异步清零端异步置9端 Q0 Q1 Q2 Q3CP1 74LS290 CP0 R01 R02 S91 S92第99页/共149页1)R01=R02=1时，异步清零（Q3Q2Q1Q0=0000）2）S91=S92=1时，异步置9（Q3Q2Q1Q0=1001）3）CP0=CP，CP1悬空，Q0是一位二进制计数器（Q3Q2Q1保持不变）4）CP1=CP，CP0悬空，Q3Q2Q1 是五进制计数器（Q0保持不变）Q0 Q1 Q2 Q3CP1 74LS290 CP0 R01 R02 S91 S92Q3Q2Q1000001010011100*功能说明：第100页/共149页4）CP0=CP，CP1=Q0，Q3Q2Q1 Q0是一位十进制加法计数器0110000000010010001101000101100001111001 Q0 Q1 Q2 Q3CP1 74LS290 CP0 R01 R02 S91 S92CP第101页/共149页1.加法计数器（1）计数状态表一、同步二进制计数器：有统一的有统一的CPCP，状态更新与，状态更新与CPCP同步。共用信号源，同步。共用信号源，CPCP负载较重。负载较重。速度快，主要用于构成任意进制计数器、地址速度快，主要用于构成任意进制计数器、地址 计数器、脉冲发生器等。计数器、脉冲发生器等。5.4.2.2 同步计数器同步计数器第102页/共149页（2）分析：清零清零同步计数器同步计数器CPCP0 0=CP=CP1 1=CP=CP2 2=CPCP入入 F F0 0 计翻计翻,T,T触发器触发器,T,T0 0=1=1 F F1 1 计翻计翻,T,T触发器触发器,T,T1 1=Q=Q0 0 F F2 2 计翻计翻,T,T触发器触发器,T,T2 2=Q=Q1 1Q Q0 0T触发器触发器,T=0：保持；：保持；T=1：翻转：翻转0 0 0 0 0 0多用多用JK JK 触发器。触发器。（3）逻辑图：第103页/共149页T T1 1=1=1，T T2 2=Q=Q0 0，T T3 3=Q=Q1 1Q Q0 0，用，用JKJK实现：实现：J JK KT T逻辑图4 4位二进制加计数器位二进制加计数器C C11111111，进位输出。，进位输出。第104页/共149页加控制端和选通门进行选择。加控制端和选通门进行选择。2.减法计数器同理可得：0 0逻辑图3.可逆计数器：第105页/共149页（1）单时钟U/DCP3.可逆计数器加控制端和选通门进行选择。加控制端和选通门进行选择。触发器接成TF：第106页/共149页触发器接成TF：（2）双时钟CPDCPU第107页/共149页二进制同步计数器的特点un位二进制同步计数器由位二进制同步计数器由n个处于可控计数工作状态的触个处于可控计数工作状态的触发器（即发器（即T T或或T T触发器）组成触发器）组成u计数器的设计原则是对控制计数端计数器的设计原则是对控制计数端T T或时钟端或时钟端CPCP进行逻辑进行逻辑控制控制u触发器之间的连接方式由加、减计数方式及触发器的功触发器之间的连接方式由加、减计数方式及触发器的功能决定能决定u同步计数器电路的同步计数器电路的计数脉冲同时接于各位触发器的计数脉冲同时接于各位触发器的CP输入端，在计数脉冲作用下，各触发器是同时翻转的，输入端，在计数脉冲作用下，各触发器是同时翻转的，每个触发器状态的改变仅比每个触发器状态的改变仅比CPCP滞后一个滞后一个t tpdpd时间。时间。第108页/共149页二、同步十进制计数器1同步十进制加法计数器T0=1T1=Q0Q3T2=Q0Q1T3=Q0Q1Q2+Q0Q3Q0n+1=Q0Q1n+1=Q0Q3Q1+Q0Q3Q1Q2n+1=Q0Q1Q2+Q0Q1Q2Q3n+1=(Q0Q1Q2+Q0Q3)+(Q0Q1Q2+Q0Q3)Q3状态方程：驱动方程：由T触发器构成，在二进制加法计数器基础上改造得到第109页/共149页状态转换表：第110页/共149页电路的状态转换图第111页/共149页2.同步十进制减法计数器从同步二进制减法计数器基础上演变而来主要在于实现如何使0000状态减1后跳变为1001状态其驱动方程和状态方程如下：T0=1T1=Q0(Q1Q2Q3)T2=Q0Q1(Q1Q2Q3)T3=Q0Q1Q2Q0n+1=Q0Q1n+1=Q0(Q2+Q3)Q1+Q0 Q1Q2n+1=(Q0Q1Q3)Q2+(Q0+Q1)Q2Q3n+1=(Q0Q1Q2)Q3+(Q0+Q1+Q2)Q3第112页/共149页状态转换表：第113页/共149页三、集成同步计数器CP引入方式引入方式型号型号计数模式计数模式清零方式清零方式预置数方式预置数方式同步同步74xx1614位二进制加法位二进制加法异步异步(L)同步同步(L)74xx1634位二进制加法位二进制加法同步同步(L)同步同步(L)74xx160十进制加法十进制加法异步异步(L)同步同步(L)74xx162十进制加法十进制加法同步同步(L)同步同步(L)74xx191单时钟单时钟4位二进制可逆位二进制可逆无无异步异步(H)74xx193双时钟双时钟4位二进制可逆位二进制可逆异步异步(H)异步异步(L)74xx190单时钟十进制可逆单时钟十进制可逆无无异步异步(H)74xx192双时钟十进制可逆双时钟十进制可逆异步异步(H)异步异步(L)异步异步74xx2932-8-16进制加法进制加法异步异步无无74xx2902-5-10进制