数字逻辑 触发器.pptx
1本章重点本章重点 触发器的特点和分类；基本RS触发器、钟控触发器、边沿触发器的逻辑功能及描述方法；基于Verilog HDL的触发器设计方法。第1页/共116页26.1 概述概述 触发器的特点与分类时序逻辑电路的特点内容概要第2页/共116页3组合逻辑电路的不足组合逻辑电路的不足组合逻辑电路的特点电路输出端的状态完全由输入端的状态决定，不受系统中时钟脉冲的控制它是一种无记忆电路输入信号消失，则输出信号也会立即消失v在数字系统中有时需要将参与（算术或逻辑）运算的数据和运算结果保存起来在组合逻辑电路的输出端需要具有记忆功能的部件v触发器就是构成记忆功能部件的基本单元，或者说是实现存储（记忆）功能的基本单元电路。第3页/共116页4触发器的特点与分类触发器的特点与分类Q Q FF输入输出v触发器是一种有记忆功能的器件，是构成时序逻辑电路的基本器件两个稳定的状态双稳态触发器Q称为状态变量第4页/共116页5触发器的分类触发器的分类按电路结构和功能分类RS触发器、D触发器、JK触发器、T触发器、T触发器v按触发（时钟控制）方式分类（1）电位触发方式（电平触发方式）n当触发器的同步控制信号E（一般为时钟信号CP）为约定的逻辑电位时，触发器接收输入数据；当E为非约定逻辑电位时，触发器状态保持不变。电位触发方式的触发器简称电位（钟控）触发器QQDCP电位触发型D触发器CP=0时，Q保持原来的值0不变时序图（初态=0）CPDQ第5页/共116页6电位（钟控）触发器的不足电位（钟控）触发器的不足v电位（钟控）触发器结构简单；v但当CP1时，输入数据的变化会直接引起输出状态的变化，用它来组成计数器或者移位寄存器就会造成空翻的现象在一个时钟脉冲周期中，触发器发生多次翻转，所以只能做锁存器（锁存数据，透明）。第6页/共116页7（2）主）主-从触发方式（脉冲触发方式）从触发方式（脉冲触发方式）JCPKQQ1J1KC1n主-从触发方式的触发器简称主-从触发器n为克服电位触发器的空翻现象而提出，由两级电位触发器串联而成，常用有主-从R-S触发器和主-从J-K触发器n在CP=1期间，主触发器接收数据，从触发器封锁；在CP负跳变到来时，主触发器封锁，从触发器接收此时主触发器的状态主Qn+1从Qn+1CPJK123特性表(CP=1)QnJ K 010011100 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Qn+1保持置0置1翻转(计数)功能CP下降沿时从触发器动作J=1，K=0，主触发器置1第7页/共116页8主主-从触发方式的不足从触发方式的不足n一次翻转在CP=1期间，无论J、K的状态变化多少次，主触发器的状态Q只有可能翻转一次，一旦翻转了就不会翻回原来的状态。n一次翻转现象有利有弊！若在CP1期间，J、K是正确的信号先到来，主触发器随之翻转；此后如果J或K受到干扰产生错误信号，主触发器不会翻转；当CP下降沿到来时，从触发器与主触发器的状态相一致，电路工作正确。n但如果在CP1期间，J或K先受到干扰并产生错误信号，则主触发器随之翻转；此后即使干扰信号消失，J、K正确的信号到来，主触发器也不会翻转，而是保持刚才的错误状态，则在CP下降沿到来时，从触发器触发器接收主触发器的错误状态，产生误动作。虽然主从触发器解决了电位FF的空翻现象，但存在一次翻转问题，降低了抗干扰的能力。v使用主-从触发器必须注意：只有保证在CP=1期间首次出现的输入信号是正确的，则主从触发器的输出才是正确的。第8页/共116页9（3）边沿触发方式）边沿触发方式n触发器只有在时钟输入CP的某一约定跳变（正跳变或负跳变）到来时，才接收输入数据；n在CP=0 或CP=1期间，以及CP的非约定跳变到来时，输入数据的变化不会引起触发器输出状态的变化JCPKQQ1J1KC1CPJK Q0011保持0翻转置110置001为提高触发器的可靠性，增强抗干扰能力，希望触发器的次态仅仅取决于CP下降沿（或上升沿）到达时刻输入信号的状态；在此之前和之后输入信号状态的变化对触发器的次态没有影响。为此，提出了边沿触发方式的触发器简称边沿触发器。负边沿触发型JK触发器边沿触发器克服了电位触发器的空翻现象和主-从触发器的一次翻转问题，提高了抗干扰能力。第9页/共116页10触发方式与逻辑功能的区别及关系触发方式与逻辑功能的区别及关系v同一种触发方式可以实现具有不同功能的触发器u如边沿触发方式可以实现D触发器、JK触发器、T触发器、T触发器v同一种功能也可以采用不同的触发方式实现u如JK触发器可以用电位触发方式、主-从触发方式、边沿触发方式实现第10页/共116页11时序逻辑电路的特点时序逻辑电路的特点当时的输出由当时的输入与电路的原来状态决定具有“记忆”功能结构特点：由组合逻辑电路和存储电路构成触发器（Flip-Flop，FF）或寄存器X0X1Xi-1Y0Y1Yj-1组合逻辑电路存储电路Q0Ql-1Z0Zk-1第11页/共116页126.2 基本基本RS触发器触发器由与非门构成的基本RS触发器 由或非门构成的基本RS触发器基本RS触发器的HDL设计内容概要第12页/共116页13基本基本RS触发器触发器 各种门电路没有记忆功能，不能自行保持输出状态若只有一个或非门G1，输入Vi1，当其另一输入端接低电平时，输出Vo1的高、低电平将随Vi1的高、低电平变化而变化v当SD=1、RD=0时，Q=1，/Q=0。在SD=1消失后（即SD回到0），由于Q的高电平接回到G2的另一输入端，所以电路的1状态得以保持。w若用G2将Vo1 反相（其另一输入端Vi2接低电平），则G2的输出Vo2将与Vi1同相。再将Vo2接回G1的另一输入端，这时即使原来加在Vi1的信号消失了，由于G2的作用，Vo1和Vo2的状态也能保持下去由或非门组成的基本RS触发器 w定义Q=1、/Q=0为触发器的1状态，Q=0、/Q=1为触发器的0状态wSD称为置位端或置1输入端，RD 称为复位端或置0输入端w置位：使门电路输出为1，复位：使门电路输出为0Vi1Vi1011001第13页/共116页14与非门构成的基本与非门构成的基本RS触发器触发器 基本RS触发器可以自行保持输出状态，是各种触发器的基本构成部分基本RS触发器可以用与非门或者或非门构成 RS：Reset/SetQQSDRDv功能（1）保持功能 触发器保持原来的状态不变（2）置0功能 触发器的次态变为0（3）置1功能 触发器的次态变为1非号，低有效D:Direct输入信号直接控制触发器的输出电路结构逻辑符号v约束条件&QQSDRDG1G2第14页/共116页15基本基本RS触发器工作原理触发器工作原理&QQSDRDG1G2若：Qn=0则：Qn+1=0Qn=1Qn+1=1SD=1RD=1稳定状态（1）保持功能若：Qn=0则：Qn=1Qn+1=0SD=1RD=0“0”状态（2）置0功能若：Qn=0则：Qn=1Qn+1=1SD=0RD=1“1”状态（3）置1功能则：SD=0RD=0（4）约束条件Qn+1=1Qn+1=1 触发器既不是1态，也不是0态，而且在SD和RD同时回到1后无法判定触发器将回到1态还是0态。在正常工作时，输入信号不允许输入SD=RD=0的信号。011011第15页/共116页16触发器触发器逻辑功能的表示方法逻辑功能的表示方法 功能表保持 置0置1不确定功能010011XX1 1 01 1 11 01 1 1 0 1 1 0 0 0 0 0 1Qn+1QnSDRD QnSDRD真值表(特性表)xx1100010 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Qn+1u特性表：电路输出次态与原态以及输入之间功能关系的表格u特性方程：反映触发器次态与原态以及输入之间功能关系的函数表达式。由特性表利用最小项推导法推导得出特性方程：触发器的逻辑功能可以用功能表、真值表（特性表）、特性方程、状态转换图和时序图等来表示。第16页/共116页17状态转换图和时序图状态转换图和时序图状态转换图：简称状态图，是用来表示触发器状态变化（转移）的图形01SDRD=01SDRD=10SDRD=x1SDRD=1x时序图：输出随输入变化的波形（初态0）0001，置1；11，保持110，置0；11，保持011t0t1t2t3t4t5初态SDRDQQ不定v当两个输入有效（“0”）后同时变为无效（“1”）时，因门传输延迟的不同而产生竞争，使输出状态不确定v故两个输入端不允许同时为“0”!置1 保持置0第17页/共116页v机械式开关按下或释放时，由于机械弹性作用的影响，通常伴随有一定时间的触点机械抖动，然后其触点才稳定下来。v抖动时间的长短与开关的机械特性有关，一般为510ms。按钮稳定闭合时间的长短由操作人员的按键动作决定,一般为零点几秒至数秒。v在触点抖动期间检测开关的通与断状态，可能导致判断出错。即一次按下或释放被错误地认为是多次操作，从而对其后的电路形成多次输入。v为克服开关触点机械抖动所致的检测误判，必须采取去抖动措施。当键数较少时，可采用硬件去抖；当键数较多时，采用软件去抖（延时的方法）。开关触点的机械抖动v硬件去抖一般采用在开关输出端加基本R-S触发器或单稳态触发器构成去抖动电路基本基本RS触发器的应用触发器的应用开关去抖电路开关去抖电路18第18页/共116页19未去抖开关电路未去抖开关电路当开关S由a拨到b时，理想情况下Y由“0”变为“1”t0uYt0 t1理想波形uBt0t1t1uA实际波形t0t1uBt0t1uYt0 t1uARRVCCSABYabv实际情况下，当S刚到达b点时，会在b点产生抖动，uB的波形在t1时刻后是一连串的负脉冲；导致反相器输出uY是一系列矩形波。可能使后续电路产生误动作！第19页/共116页20开关去抖电路的原理开关去抖电路的原理当S 稳定到达b端时，因/RD=1，/SD=0，置“1”，使Q=1，电路输出为稳定的高电平。SDRD实际波形t0t1uBt0t1uYt0 t1uAQvS在a点时，a=0，b=1，置“0”，输出Q=0。vS拨向下时，产生抖动，当S尚未稳定到达b端时，/RD=1，/SD时而为0、时而为1。v一旦S接触到b点，/SD变为0，置“1”，使Q=1；即使开关因抖动离开b点，/SD变为1，保持功能，Q仍为1，输出端不会产生抖动的波形。RRVCCSABYabD1D21011第20页/共116页21由或非门构成的基本由或非门构成的基本RS触发器触发器v电路结构和逻辑符号11QQSDRDQQSDRDv逻辑功能的表示方法特性表QnSDRD010011XX0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Qn+1保持置0置1不确定功能特性方程SD、RD不能同时为1输入信号为高电平有效第21页/共116页22状态转换图和时序图状态转换图和时序图状态转换图01SDRD=10SDRD=01SDRD=x0SDRD=0 x时序图（初态0）SDRDQQ1100不定v当两个输入有效（“1”）后同时变为无效（“0”）时，因门传输延迟的不同而产生竞争，使输出状态不确定v故两个输入端不允许同时为“1”!第22页/共116页23基本基本RS触发器的触发器的HDL设计设计 方法一：结构描述方式根据电路结构写出输出信号的逻辑表达式；采用assign语句描述module RS_FF(Q,QN,SDN,RDN);input SDN,RDN;output Q,QN;assign Q=!(SDN&QN);assign QN=!(RDN&Q);endmodule G1QQSDG2RD&由与非门构成的基本RS触发器第23页/共116页24由或非门构成的基本由或非门构成的基本RS触发器的触发器的HDL设计设计11QQSDRDmodule(Q,QN,RD,SD);input RD,SD;output Q,QN;assign Q=!(RD|QN);assign QN=!(SD|Q);endmodulev结构描述方式w根据电路结构写出输出信号的逻辑表达式；w采用assign语句描述第24页/共116页25基本基本RS触发器的行为描述方式触发器的行为描述方式 module RS_FF_1(RN,SN,Q,QN);inputRN,SN;outputQ,QN;regQ,QN;always(RN or SN)begincase(RN,SN)b00:begin Q=bx;QN=bx;end/不定 b01:begin Q=0;QN=1;end/置0 b10:begin Q=1;QN=0;end/置1 b11:begin Q=Q;QN=QN;end/保持endcase endendmodule v方法二：行为描述方式u根据特性表，直接用case语句描述【例6.1】由与非门构成的基本RS触发器的设计第25页/共116页26基本基本RS触发器的仿真波形触发器的仿真波形由与非门构成的基本RS触发器的仿真波形图（行为描述）0011不定刚上电时状态是随机的置置由与非门构成的基本RS触发器的仿真波形图（结构描述）保持01v程序设计当RN、SN均为0时，Q、QN为不定值，而仿真软件默认未知为低电平，所以当RN、SN从00变为11时，Q、QN保持Q=0、QN=0。00第26页/共116页276.3 钟控（电位）触发钟控（电位）触发器器钟控RS触发器钟控D触发器钟控JK触发器钟控T触发器钟控T 触发器内容概要第27页/共116页钟控钟控RS触发器触发器在数字系统中，为了协调各部分电路的运行，常常要求某些触发器在时钟信号的控制下同时动作，即按一定的节拍将输入信号反映在触发器的输出端，这就需要增加一个控制端，只有在控制端作用脉冲时触发器才能动作，至于触发器输出变为什么状态，仍由输入端的信号决定。这种有时钟控制端的触发器叫做钟控触发器。由于这里时钟信号为高电位（或低电位）时触发器的状态随输入变化，所以钟控触发器是电位触发方式的触发器（简称电位触发器）。钟控触发器在时钟控制下同步工作，所以也称为同步触发器。28第28页/共116页29钟控钟控RS触发器的工作原理触发器的工作原理电路结构和逻辑符号QQSRCP&QQSDRD&SRCPG1G2G3G4u电位触发：在控制电位CP的控制下接收数据。u当CP1时，其输出状态由R、S端的输入信号决定具有基本RS触发器的功能。u电位触发有正电位触发和负电位触发。uCP0时，SD=RD=1，保持原有状态。基本RS触发器输入控制电路第29页/共116页30钟控钟控RS触发器的逻辑功能表示触发器的逻辑功能表示uCP=0时，触发器处于保持状态；uCP=1 时，具有基本RS触发器的功能称为钟控RS触发器特性表(CP=1)QnS R 010011XX0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Qn+1保持置0置1不确定功能特性方程状态转换图01RS=01RS=10RS=0 xRS=x0R、S不能同时为1第30页/共116页31钟控钟控RS触发器的时序图触发器的时序图时序图（初态0）CPSRQQ不定状态出现在：（1）时钟有效（CP=1）时，两个输入为有效电平（11）后同时转换为无效电平（00）；（2）两个输入有效，时钟由有效转换为无效。1100不定不定第31页/共116页CPSRQ有效翻转空翻v当CP为1时，如果R、S发生变化，则触发器状态会跟着变化，使得在一个时钟脉冲作用期间引起多次翻转。v在一个时钟脉冲周期中，触发器发生多次翻转的现象叫做空翻。电位（钟控）触发器（包括RS、D、JK、T、TFF)都存在空翻现象v“空翻”将造成状态的不确定和系统工作的混乱，这是不允许的。因此，钟控RS触发器要求在时钟脉冲作用期间输入信号保持不变。钟控钟控RS触发器存在的问题触发器存在的问题空翻空翻32第32页/共116页33钟控钟控D触发器（触发器（D锁存器）锁存器）问题如何消除钟控RS触发器的不定状态？将钟控RS触发器的输入由R、S双端输入改为单端输入（D）即将其S输入端改为D输入端，然后经过非门接R端S、R总是互非，钟控D触发器不会出现不定状态！钟控D触发器（D锁存器）电路结构和逻辑符号QQDCP&QQSDRD&DCP1SRuCP0，SD=RD=1，保持原态。u当CP1时，若D=0，相当于S=0，R=1，触发器置“0”；若D=1，相当于S=1，R=0，触发器置“1”。第33页/共116页34钟控钟控D触发器的逻辑功能表示触发器的逻辑功能表示电路功能CP=0时保持特性表(CP=1)置0置100110 00 11 01 1功能Qn+1D QnCP=1时的特性方程状态图当CP=1时，Q的波形与D相同；当CP=0时，Q保持原来的状态时序图（初态=0）CPDQ第34页/共116页钟控钟控D触发器又称为触发器又称为D锁存器锁存器v当CP1时，QD，Q的波形与D的波形相同。vCP1“电位”一到，触发器就接收数据，这种触发器称为“电位触发器”，它与集成触发器不同。CPDQn+135CP=0时保持钟控D触发器（锁存器）v集成D触发器（边沿触发）的状态变化只发生在CP的上升沿或下降沿到来时v为了与集成D触发器区别，将钟控D触发器称为D锁存器第35页/共116页（集成）（集成）D触发器的特点触发器的特点v集成D触发器的状态变化只发生在CP脉冲的上升沿或者下降沿到来的时候，CP1、CP=0时触发器的状态不会发生变化。v锁存器是电位（电平）触发的，而触发器是脉冲边沿触发的。36CPDQn+1（集成）触发器第36页/共116页37D锁存器的锁存器的HDL设计设计v根据特性表，采用行为描述方式uD锁存器为电位触发器，假定为高电平触发module D_FF_1(CP,D,Q,QN);inputCP,D;outputQ,QN;regQ,QN;always beginif(CP=1)begin Q=D;QN=Q;endelse begin Q=Q;QN=QN;end endendmoduleCP=0时保持原态第37页/共116页38钟控钟控JK触发器触发器D锁存器虽然没有约束条件，但功能较少（只有置0、置1功能）。JK触发器是一种功能最全面，而且没有约束条件的FF。它是在钟控RS FF的基础上，增加两条反馈线，Q反馈到R钟控门的输入端，并把R改为K；/Q反馈到S门上，并把S改名为J。QQJKCPv把RS11的无效状态变为JK触发器的翻转（计数）功能钟控JK触发器的电路结构&QQSDRD&JKCP(S)(R)G1G2G3G4第38页/共116页39钟控钟控JK触发器的逻辑功能表示触发器的逻辑功能表示电路功能 CP=0时为保持功能特性表(CP=1)QnJ K 010011100 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Qn+1保持置0置1翻转(计数)功能简化特性表(CP=1)保持置0置1翻转Qn01Qn0 00 11 01 1功能Qn+1J KJ0K0，输出不变；J0K1，输出为0；J1K0，输出为1；J1K1，分频计数 特性方程第39页/共116页40状态转换图01JK=1xJK=x1JK=x0JK=0 x时序图翻转钟控钟控JK触发器的状态图和时序图触发器的状态图和时序图JK=10，置1；JK=00，保持1JK=01，置0；JK=00，保持01100保持比D锁存器新增的功能第40页/共116页41钟控钟控JK触发器的触发器的HDL设计设计v设计分析w根据CP=0和1，分2种情况，适合用if-else语句来描述CP=0时保持CP=1时完成JK FF的功能（根据简化特性表有4种功能，适于用case语句来描述）简化特性表(CP=1)保持置0置1翻转Qn01Qn0 00 11 01 1功能Qn+1J K第41页/共116页42钟控钟控JK触发器的源程序触发器的源程序module JK_FF(CP,J,K,Q,QN);input CP,J,K;output Q,QN;reg Q,QN;always (CP or J or K)begin if(CP=0)/保持 begin Q=Q;QN=QN;end else if(CP=1)case(J,K)2b00:begin Q=Q;QN=QN;end /保持2b01:begin Q=1b0;QN=1b1;end/置02b10:begin Q=1b1;QN=1b0;end/置12b11:begin Q=!Q;QN=!QN;end/翻转 endcase endendmodule 采用行为描述方式第42页/共116页43钟控钟控JK触发器的仿真波形触发器的仿真波形J=1、K=1时发生空翻第43页/共116页44空翻时序图（触发器初态为0，J=K=1）为保证CP=1 期间JK触发器只翻转1次：3tpd tCP 4tpd 在实际的电路中难以实现&QQSDRD&JKCP10J1，K1时u当CP1时，由于触发器初态是0，Q0使门G4截止，/Q1使门G3导通。经历2个tpd后，Q端由0变为1；第3个tpd后，/Q由1变为0，触发器完成了第一次翻转。u当触发器翻转为1后，如果CP1继续保持，则由于/Q0使门G3截止，Q1使门G4导通，第4个tpd后，/Q由0变为1，第5个tpd后，Q由1变为0，又使触发器完成第二次翻转。01101010钟控钟控JK触发器的空翻现象触发器的空翻现象每个与非门的平均传输延迟为tpd1 2 3 4 5G3G4G1G2第44页/共116页45钟控钟控JK触发器的空翻现象原理分析触发器的空翻现象原理分析当CP0时，门G3、G4有一个输入端为0，则它们的输出/SD为1，/RD为1。当CP1时，由于触发器初态是0，Q0使门G4截止，/Q1使门G3导通。延迟1个tpd，门G3的输出/SD变为0，/RD仍为1；再延迟1个tpd后，则门G1的输出Q端由0变为1；Q=1反馈到G2的输入端，则经过第3个tpd后，G2的输出端/Q由1变为0，触发器完成了第一次翻转经过一共3个tpd后翻转1次。同时，Q=1也反馈到G4的输入端，则经过第3个tpd后，G4的输出端/RD由1变为0（接 G2的输入端）。当触发器翻转为1后，如果CP1继续保持由于G2的输入端/RD为0，则经历第4个tpd后，G2的输出端/Q由0变为1；由于经过第3个tpd后，G2的输出端/Q由1变为0，并反馈到G3的输入端，则第4个tpd后，G3的输出端/SD由0变为1（接G1的输入端）；经过第5个tpd后，G1的输出端Q由1变为0，使触发器完成第二次翻转。第45页/共116页46钟控钟控T触发器触发器在某些应用场合，需要这样一种触发器，当控制信号T=1时，每来一个时钟信号其状态就翻转一次；当T=0时，无论时钟信号有无到来，其状态保持不变。把JK触发器的两个输入端合并为一个输入端T，得到T触发器&QQSDRD&TCPQQTCPv工作原理u当T0时，相当于J=0，K=0，触发器处于保持状态；u当T1时，相当于J=1，K=1，触发器为翻转功能。第46页/共116页47钟控钟控T触发器的逻辑功能表示触发器的逻辑功能表示电路功能CP=0时保持简化特性表(CP=1)QnQn01Qn+1T特性方程特性表(CP=1)T QnQn+1 0 0 0 1 1 0 1 1 0 1 1 0保持翻转如何进行HDL设计？v只有保持和翻转功能，没有置0和置1功能。v钟控T触发器的结构与JK触发器相似，也存在空翻现象。时序图保持翻转10第47页/共116页48钟控钟控T触发器的触发器的HDL设计设计module T_FF(CP,T,Q,QN);input CP,T;output Q,QN;reg Q,QN;always (CP or T)begin if(CP=0)/保持 begin Q=Q;QN=QN;end else if(CP=1)case(T)1b0:begin Q=Q;QN=QN;end /保持1b1:begin Q=!Q;QN=!QN;end/翻转 endcase endendmodule initial begin Q=1b0;QN=1b1;end第48页/共116页49钟控钟控T触发器的仿真波形触发器的仿真波形v在0200ns时间段，T=0，触发器处于保持功能。触发器刚上电时为随机状态，所以软件仿真给出了保持未知（x）的结果。v当T变为1时，触发器按特性表应该翻转，但因为之前为未知状态，所以Q输出也为未知。v为仿真正确，一定要先给Q和QN赋初值！但Quartus II不支持initial语句试用ModelSim仿真第49页/共116页50边沿边沿T触发器的触发器的HDL设计设计module T_FF_edge(CP,T,Q,QN);input CP,T;output Q,QN;reg Q,QN;always (posedge CP)/在CP上升沿到来时 begin if(T)begin Q=!Q;QN=!QN;end/翻转 else begin Q=Q;QN=QN;end /保持 endendmodule 仿真不正确！为什么？QN与Q同相了！因为Quartus II 软件将刚上电时的随机电平都当成了低电平，所以Q和QN的初始值一样，则翻转后的波形也一样。第50页/共116页51边沿边沿T触发器的触发器的HDL设计设计改进改进module T_FF_edge_new(CP,T,Q,QN);input CP,T;output Q,QN;reg Q,QN;always (posedge CP)/在CP上升沿到来时 begin if(T)begin Q=!Q;QN=!Q;end/翻转 else begin Q=Q;QN=!Q;end /保持 endendmodule QN与Q反相QN与Q应保持互非第51页/共116页52钟控钟控T 触发器触发器把JK触发器的两个输入端并在一起接高电平（或者把T触发器的T接高电平），得到T触发器&QQSDRD&CPQQCPv电路功能(JK=11或T=1)CP=0时保持；CP=1时翻转 称为翻转型触发器v对于TTL电路，与非门的输入端悬空相当于接高电平，因此图中接高电平的JK端没有画出T触发器没有输入端。v存在空翻现象特性方程如何进行HDL设计？时序图第52页/共116页53电位触发器的特点电位触发器的特点v电位触发器具有结构简单的优点v但是当CP1时，输入数据的变化会直接引起输出状态的变化，用它来组成计数器或者移位寄存器就会造成空翻的现象，因此只能做锁存器，此时输入变成了透明的。第53页/共116页54不同逻辑功能触发器的变迁（不同逻辑功能触发器的变迁（1/2）基本RS触发器具有保持、置0、置1功能，其输入信号可以直接控制触发器的输出v为消除钟控RS触发器的不定状态，将钟控RS触发器的输入由R、S双端输入改为单端输入（D）引入钟控D触发器，只有置0、置1功能v有时需要触发器在时钟控制下统一动作引入钟控RS触发器，CP=1（或0）时触发器的状态随输入变化，但必须遵守约束条件：RS=0，即RS=11时为不定状态第54页/共116页55不同逻辑功能触发器的变迁（不同逻辑功能触发器的变迁（2/2）钟控D触发器虽然没有约束条件，但功能较少引入钟控JK触发器，有4种逻辑功能：保持（JK=00）、置0（JK=01）、置1（JK=10）、翻转（JK=11）功能v在某些应用场合，需要这样一种触发器，当控制信号T=1时，每来一个时钟信号其状态就翻转一次；当T=0时，无论时钟信号是否有效，其状态都保持不变。把JK触发器的两个输入端合并为一个输入端T，得到T触发器。v把JK触发器的两个输入端并在一起接高电平（或者把T触发器的T接高电平），得到T触发器，CP=0时保持；CP=1时翻转第55页/共116页566.4 集成触发器集成触发器 主从JK触发器边沿JK触发器 维持阻塞D触发器 内容概要第56页/共116页57集成触发器集成触发器把多个同一类型的触发器做在一片硅片上就形成了集成触发器。集成触发器有主从JK 触发器、边沿JK触发器和维持-阻塞D触发器等。为了克服钟控触发器的空翻现象，提高触发器工作的可靠性，希望在每个CP周期里输出端的状态只改变一次，为此提出了主从触发器。主从触发器是由两级电位触发器（主触发器、从触发器）串联而成。主从FF克服了钟控FF的空翻现象，但存在一次翻转问题（主触发器在CP=1期间只可能翻转1次，且一旦翻转就不会翻回原来的状态），降低了抗干扰能力。第57页/共116页CPSRQ_ QKJQQSRCP主JKCP从QQRSG7G8G5G6G3G4G1G2v由2个同样的钟控RS触发器构成，主触发器与从触发器的CP反相；v将Q和/Q作为一对附加的控制信号接回到输入端。主从主从JK触发器触发器主触发器了解即可从触发器QQJK CP58第58页/共116页QQSRCP主JKCP从QQRSQn+1Qn+1J KCPCP=10 00 11 01 100Q n100 11001010111Q nQn01Qn保持置0 置1翻转主从主从JK触发器的工作原理触发器的工作原理59v若JK=00，当CP=1 时，触发器保持原态不变，Qn+1=Qn；v若JK=01，当CP=1 时，主触发器置0，待CP=0后从触发器也置0，Qn+1=0；v若JK=10，当CP=1 时，主触发器置1，待CP=0后从触发器也置1，Qn+1=1；v若JK=11，当CP的下降沿到达时，JK触发器的状态翻转。（1）Qn=1，Qn+1=0；（2）Qn=0，Qn+1=1。第59页/共116页CPSRQ_ QKJG7G8G5G6G3G4G1G2J=1、K=1时的原理分析时的原理分析60v若JK=11，需要考虑2种情况：（1）Qn=1，门G7被/Q端的低电平封锁，当CP=1 时，仅G8输出低电平信号，故G6 输出/Q=1（R=1），G5输出Q=0（S=0），主触发器置0；待CP=0后从触发器也置0，Qn+1=0；（2）Qn=0，门G8被Q端的低电平封锁，当CP=1 时，仅G7输出低电平信号，故G5输出Q=1（S=1），G6输出/Q=0（R=0），主触发器置1；待CP=0后从触发器也跟着置1，Qn+1=1。（1）Q=1（2）Q=0 0010SR0v若JK=11，无论Qn为1或0，当CP的下降沿到达时，JK触发器的状态都翻转。第60页/共116页61主从主从JK触发器的逻辑功能表示触发器的逻辑功能表示Qn+1=JQn+KQn特性方程01J=K=0J=0 K=J=1 K=J=K=1状态转换图时序图CPJK123主Qn+1从Qn+1置1，只翻转1次CP下降沿时动作1001置0，只翻转1次第61页/共116页62主从主从JK触发器的动作特点触发器的动作特点（1）触发器的翻转分两步动作uCP=1 期间主触发器接收输入端（J、K）的信号，被置成相应的状态，而从触发器不动；uCP下降沿到来时从触发器按照主触发器的状态翻转，所以Q、/Q端状态的改变发生在CP的下降沿。（2）主触发器本身是一个电位触发RS触发器，在CP=1的全部时间里主触发器都可以接收输入信号。但因为Q、/Q接回到输入门上，所以在Q=0 时主触发器只能接受置1输入信号（J=1），在Q=1时主触发器只能接受置0输入信号（K=1）。结果是在CP=1期间主触发器只有可能翻转一次，一旦翻转则不会回到原来的状态。v只要保证在CP=1期间首次出现的输入信号是正确的，则主从触发器的输出肯定是正确的。第62页/共116页QQSRCP主JKCP从QQRSQn+1Qn+1Qn+100100111 0100CP下降沿时动作只翻转1次CPJK123主从主从JK触发器的触发器的“一次翻转一次翻转”问题问题63第1个CP为“1”期间，开始J=1，K=0，主触发器置1；从触发器不动，Q仍为0；当J=0，K=1，主触发器并没有置0，因为Q=0反馈到G8门的输入端，使主触发器保持1；在CP下降沿，从触发器动作，Q 变为1在CP=1期间，无论J、K的状态变化多少次，Q的状态只变化一次；从触发器不动，Q的状态不发生变化。当CP，从触发器与主触发器的状态相一致，此时的J、K状态有可能不符合功能表。第2个CP为“1”期间，J=0，K=1，主触发器置0，Q变为0，从触发器不动，Q仍为1；接着JK变为10，由于主触发器只翻转一次，所以Q保持0。假设触发器初态为0，即Q=0，Q=0。第63页/共116页64主从主从JK触发器的触发器的“一次翻转一次翻转”原理分析原理分析假设触发器初态为0，即Q=0，Q=0。（1）在第1个CP为“1”期间，开始J=1，K=0，主触发器置1，Q=1，从触发器不动，Q仍为0；接着J=0，K=1，按RS触发器的功能表，主触发器应置0，但因为Q一直为0，并反馈到G8门的输入端，封锁了G8，使G8输出1，G6输出0，反馈到G5的输入端，使G5输出为1，即Q=1，故主触发器保持1在CP=1期间，无论J、K变化多少次，主触发器只翻转一次。（2）当CP由1变为0后，主触发器处于保持状态，Q仍为1；由于CP经过一个非门后接CP，所以CP由0变为1，使从触发器动作，由于从触发器的S=1，R=0，则置1，Q=1。（3）在第2个CP为“1”期间，J=0，K=1，主触发器置0，Q变为0，从触发器不动，Q仍为1；接着J变为1，K变为0，由于主触发器只翻转一次，所以Q保持0。（4）当第2个CP下降沿到来时，从触发器动作，由于从触发器的S=0，R=1，则置0，Q=0。（5）在第3个CP为“1”期间，J=1，K=0，主触发器置1，Q=1，从触发器不动，Q仍为0。（6）当第3个CP下降沿到来时，从触发器动作，由于从触发器的S=1，R=0，则置1，Q=1。第64页/共116页65使用主从使用主从JK触发器的注意事项触发器的注意事项v在CP=1期间，J、K不允许变化！如果J、K在CP1期间变化的话，触发器的状态就不满足功能表。vJK触发器抗干扰能力差。v使用主从JK触发器时，CP=1的宽度不宜过大，应以窄正脉冲、宽负脉冲的CP为宜。第65页/共116页663种触发器的比较种触发器的比较v钟控（电位）触发器：具有结构简单的优点；但是当CP1时，输入数据的变化会直接引起输出状态的变化，因此用它来组成计数器或者移位寄存器就会造成空翻的现象，所以只能做锁存器。v主从触发器：为了解决钟控FF空翻的现象，提出了主从FF。虽然主从触发器解决了钟控FF的空翻现象，但存在一次翻转问题，降低了抗干扰的能力。为此，提出了边沿FF。v边沿触发器：边沿触发器的次态仅仅取决于CP下降沿（或上升沿）到达时刻输入信号的状态，而在这之前和之后输入状态的变化对触发器的次态没有影响抗干扰能力强。v边沿触发的种类w利用FF内部门电路的延迟时间不同来实现边沿触发：负边沿J-K FF。w利用直流反馈原理（维持阻塞）：正边沿触发的D FF 第66页/共116页67边沿边沿JK触发器触发器为提高触发器的可靠性，增强抗干扰能力，希望触发器的次态仅仅取决于CP下降沿（或上升沿）到达时输入信号的状态，而在此之前和之后输入状态的变化对触发器的次态没有影响。为此研制出各种边沿触发器两个电平D触发器构成的边沿触发器维持阻塞触发器利用门电路传输延迟时间的边沿触发器1&1&QQJCPKJCPKQQ1J1KC1边沿JK触发器电路结构基本RS触发器触发引导第67页/共116页1、CP=0时门1、2输出为1，门A、D封锁；故门B和C构成基本RS触发器11/SD=1，/RD=1，保持功能，Qn+1=Qn，与J、K输入无关+AB+CDQQCPJK120011负边沿触发的负边沿触发的JK触发器（触发器（1/3）v边沿JK触发器是利用门电路传输延迟的差异而引导触发的触发器v采用与或非门交叉连接构成基本RS触发器，门1和门2起触发引导作用v门1、2的传输延迟时间大于门A、D的翻转时间。68QQBCSDRD0第68页/共116页2、CP=1时+AB+CDQQJK12若：Qn=00011则；Qn+1=0若：Qn=11100则；Qn+1=1保持功能，Qn+1=Qn ，且与J、K的值无关+AB+CDQQCPJK12负边沿触发的负边沿触发的JK触发器（触发器（2/3）69门A和D的输入分别为
