FPGA技术讲座(中级).doc

FPGA技术讲座（中级）一、讲座介绍高性能FPGA系统的设计实现需要研究包括设计方法学、算法和系统结构、代码优化和综合、设计和实现工具等关键问题。只有学习掌握好这几个方面的知识，并深刻理解他们的关系，才能做到从总体上把握全系统，从而设计出满足要求的高性能数字系统。所谓“会当凌绝顶，一览众山小”正是这样一种感觉。FPGA系统设计实质上是一个同步时序系统的设计，理解时序概念，掌握代码优化与综合技术，正确完整地进行时序约束和分析是实现高性能系统的重要保证。本期课程按照“从宏观到微观，从顶层到底层”的系统设计原则，以“时序分析”和“系统集成”为主线，深入探讨了“FPGA和FPGA数字系统”、“FPGA时序设计与时序分析”、“Virtex-4/5/6高级资源”、“面向时序性能的FPGA代码设计与综合技术”以及“FPGA高速I/O接口时序设计与分析”5大主题。讲座讲师来自相关领域科研一线，具有扎实的理论功底和丰富的实践经验。课程内容结合了国外同类培训课程内容和培训讲师的科研教学实践，理论丰富，实验合理，具有非常强的系统性和实用性，可以引导学员快速提高FPGA数字系统设计水平，更快创建设计，缩短开发时间，降低开发成本。二、讲座大纲 （12学时）2.1 主题1：FPGA和FPGA数字系统（3学时）2.1.1 学习目标:很多FPGA设计者长期处于高不成、低不就的状态，很难在设计能力上进一步提高。主题带领学员从更高和更低的层次上去理解FPGA数字系统的设计问题。在更高的层次上，理解模拟系统与数字系统的关系，理解软件与硬件的关系。在更低的层次上，掌握FPGA器件结构和技术特点，掌握FPGA软硬件协同系统设计工具链，学习加法、乘法和滤波器的FPGA实现结构。主题1实质上是对FPGA结构资源、设计流程和设计工具的归纳、总结与升华，使学习者透过表面现象看到FPGA技术的实质，从而为掌握FPGA高级设计技术，实现复杂系统打下基础。2.1.2 学习内容ü模拟系统与数字系统同步系统与异步系统软件实现与硬件实现数字系统的性能基本时序概念（路径、周期和接口，全局时序和时序例外）FPGA数字系统设计流程分析时序收敛流程分析（设计报告，时序收敛流程，静态时序分析）FPGA基本结构与资源加法的FPGA实现结构分析乘法的FPGA实现结构分析基本滤波器的FPGA实现结构分析基于FPGA的软硬件协同系统设计环境分析（ISE、EDK和SysGen）2.2 主题2：FPGA时序设计与时序分析（3学时）2.2.1 学习目标:FPGA数字系统设计实质上是一个同步时序系统的设计，深入理解掌握时序的概念，并能使用时序约束工具和分析工具对设计进行正确约束和分析，是实现高性能系统的重要保证。主题重点学习时序概念以及设计和分析原理，以及如何使用时序约束工具和分析工具对FPGA数字系统的运算性能和I/O性能进行管理，从而满足设计要求。2.2.2 学习内容ü路径的概念时钟偏斜问题时序约束前要考虑的因素时序约束方法（输入时序约束、寄存器到寄存器时序约束、输出时序约束、时序例外）时序约束系统（DLL/DCM/PLL/BUFR/PMCD、TNM/TNM_NET属性、时序分组约束）时序约束设计（PERIOD、OFFSET、FROM:TO、时序约束优先级）PERIOD约束分析（门控时钟、单时钟域、双时钟域、多时钟域、DCM输出时钟）FROM:TO (Multi-Cycle)约束分析OFFSET IN约束分析OFFSET OUT约束分析时钟偏移（Clock Skew）分析时钟不确定性（Clock Uncertainty）分析异步复位（Reset）路径分析改善时序性能分析2.3 主题3：Virtex-4/5/6的新资源（2学时）2.3.1 学习目标高性能设计的三要素：(1)尽量利用专用资源；(2)高效的代码技术；(3)合理使用综合工具。Xilinx Virtex4/5/6 FPGA芯片是目前最先进的可编程逻辑器件。主题3介绍Virtex4/5/6提供的新资源和新设计方法，特别是时钟系统和I/O系统的设计方法和设计技巧。2.3.2 学习内容ü Virtex4/5/6结构与资源 Virtex4/5/6时钟系统 Virtex4/5/6输入/输出资源2. 主题：面向时序性能的FPGA代码设计与综合技术（2学时）2.4.1 学习目标高性能设计的三要素：(1)尽量利用专用资源；(2)高效的代码技术；(3)合理使用综合工具。所有高端FPGA综合工具（如Synplify和Xilinx XST）通常不允许推译最好、最新的FPGA资源（如DSP48E、BRAM等）。综合工具厂商很难跟上FPGA资源的快速发展，不能指望综合工具能够推译构建出所有的功能。因此，良好的代码描述以及正确使用综合工具是设计高性能系统的重要保证。在主题4中，将学习Spartan-3、Virtex-4、Virtex-5 和Virtex-6系列FPGA的代码优化设计和综合技术，以达到提高设计性能，节省器件资源的目的。2.4.2 学习内容 HDL语言概述 FPGA高性能设计三要素 FPGA资源推译与例化 FPGA同步设计与层次化管理 FPGA代码的选择分支 其他常用FPGA代码优化技术 Virtex-4/Spartan-3的寄存器推译原则（Reset、Set和CE信号的优化编码与综合技术） Virtex-4/Spartan-3的SRL16E推译原则（使用SRL16E节省专用寄存器的编码与综合技术） Virtex-4/Spartan-3的算术逻辑推译原则（算术逻辑与逻辑门的选择） Virtex-4/Spartan-3的IOB寄存器推译原则（IOB寄存器与Slice寄存器的选择） Virtex-4/Spartan-3的存储器推译原则（使用BRAM构建复杂逻辑以提高时序性能） Virtex-5 FPGA的寄存器推译原则（Virtex-5寄存器控制信号集优化编码与综合技术） Virtex-5 FPGA其他资源的推译原则（Virtex-5 LUT、DSP、SRL和BRAM等优化编码与综合技术） Virtex-6 FPGA的寄存器推译原原则（Virtex-6寄存器控制信号集优化编码与综合技术） Virtex-6 FPGA的其他资源推译原则（Virtex-6 LUT、DSP、SRL和BRAM等优化编码与综合技术）2.5 主题5：FPGA高速I/O接口设计（2学时）2.5.1学习目标FPGA片内工作频率可以达到500MHz，并且具有强大的并行处理能力，而芯片间接口速度已经成为高性能系统的瓶颈。高速系统主要有三种时钟结构，即全局时钟系统、源同步时钟系统和自同步时钟系统。本节重点学习源同步时钟技术的原理和应用，并有大量实例分析。学员将从理论和实践两个方面深入理解源同步技术在高速接口技术中的应用，学习使用静态时序分析工具分析高速接口的时序问题，学习使用源同步技术和源同步资源解决高速接口的时序问题。主题5主要学习：源同步高速I/O接口技术；使用时序分析器查找接口时序失败原因，并修改设计以满足时序要求；分析学习高速多通道串行ADC与FPGA接口设计和高性能DSP芯片与FPGA接口设计。2.5.2 学习内容 全局时钟系统、源同步时钟系统和自同步时钟系统 源同步技术应用（LVDS SDR收发机和LVDS DDR收发机） 源同步技术应用（DDR存储器物理接口设计） 高级I/O时序分析（描述系统同步和源同步系统接口时序约束要求，使用静态时序分析工具分析如何实现可靠数据捕获，使用FPGA相关资源修改设计满足接口时序要求） 演示实验：系统同步SDR接口时序设计和源同步DDR接口时序设计使用时序分析器查找时序失败原因，修改设计以满足时序要求3