等精度频率计优秀PPT.ppt
等精度频率计第一页，本课件共有12页等精度频率计设计等精度频率计设计在此完成的设计项目可达到的指标为：在此完成的设计项目可达到的指标为：（1）频率测试功能：测频范围）频率测试功能：测频范围0.1Hz100MHz。测频精度：测频全。测频精度：测频全域相对误差恒为百万分之一。域相对误差恒为百万分之一。（2）脉宽测试功能：测试范围）脉宽测试功能：测试范围0.1s1s，测试精度，测试精度0.01s。（3）占空比测试功能：测试精度）占空比测试功能：测试精度199。第二页，本课件共有12页12.1 12.1 等精度频率计设计等精度频率计设计12.1.1 主系统组成主系统组成图图12-1 频率计主系统电路组成频率计主系统电路组成第三页，本课件共有12页12.1 12.1 等精度频率计设计等精度频率计设计12.1.2 测频原理测频原理图图12-2 等精度频率计主控结构等精度频率计主控结构第四页，本课件共有12页 设在一次预置门时间设在一次预置门时间Tpr中对被测信号计数值为中对被测信号计数值为Nx，对标准频率信号，对标准频率信号的计数值为的计数值为Ns，则下式成立：，则下式成立：12-1不难得到测得的频率为：不难得到测得的频率为：12-2图图12-3 频率计测控时序频率计测控时序第五页，本课件共有12页12.1.3 FPGA/CPLD开发的开发的VHDL设计设计 占空比=12-3【例例12-1】LIBRARY IEEE;-等精度频率计等精度频率计USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY GWDVPB IS PORT(BCLK:IN STD_LOGIC;-CLOCK1 标准频率时钟信号标准频率时钟信号 TCLK:IN STD_LOGIC;-待测频率时钟信号待测频率时钟信号 CLR:IN STD_LOGIC;-清零和初始化信号清零和初始化信号 CL:IN STD_LOGIC;-预置门控制预置门控制 SPUL:IN STD_LOGIC;-测频或测脉宽控制测频或测脉宽控制 START:OUT STD_LOGIC;EEND:OUT STD_LOGIC;-由低电平变到高电平时指示脉宽计数结束由低电平变到高电平时指示脉宽计数结束 SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0);-多路选择控制多路选择控制 DATA:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);-位数据读出位数据读出 END GWDVPB;接下页接下页第六页，本课件共有12页ARCHITECTURE behav OF GWDVPB IS SIGNAL BZQ,TSQ :STD_LOGIC_VECTOR(31 DOWNTO 0);-标准计数器标准计数器/测频计数器测频计数器 SIGNAL ENA,PUL :STD_LOGIC;-计数使能计数使能/脉宽计数使能脉宽计数使能 SIGNAL MA,CLK1,CLK2,CLK3:STD_LOGIC;SIGNAL Q1,Q2,Q3,BENA :STD_LOGIC;SIGNAL SS:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGIN START=ENA;DATA=BZQ(7 DOWNTO 0)WHEN SEL=000 ELSE-标准频率计数低标准频率计数低8位输出位输出 BZQ(15 DOWNTO 8)WHEN SEL=001 ELSE BZQ(23 DOWNTO 16)WHEN SEL=010 ELSE BZQ(31 DOWNTO 24)WHEN SEL=011 ELSE-标准频率计数最高标准频率计数最高8位输出位输出 TSQ(7 DOWNTO 0)WHEN SEL=100 ELSE-待测频率计数值最低待测频率计数值最低8位输出位输出 TSQ(15 DOWNTO 8)WHEN SEL=101 ELSE TSQ(23 DOWNTO 16)WHEN SEL=110 ELSE TSQ(31 DOWNTO 24)WHEN SEL=111 ELSE-待测频率计数值最高待测频率计数值最高8位输出位输出 TSQ(31 DOWNTO 24);BZH:PROCESS(BCLK,CLR)-标准频率测试计数器，标准计数器标准频率测试计数器，标准计数器 BEGIN IF CLR=1 THEN BZQ 0);ELSIF BCLKEVENT AND BCLK=1 THEN IF BENA=1 THEN BZQ=BZQ+1;END IF;END IF;END PROCESS;TF:PROCESS(TCLK,CLR,ENA)-待测频率计数器，测频计数器待测频率计数器，测频计数器 接下页接下页 第七页，本课件共有12页BEGIN IF CLR=1 THEN TSQ 0);ELSIF TCLKEVENT AND TCLK=1 THEN IF ENA=1 THEN TSQ=TSQ+1;END IF;END IF;END PROCESS;PROCESS(TCLK,CLR)-计数控制使能，计数控制使能，CL为预置门控信号，同时兼作正负脉宽测试控制信号为预置门控信号，同时兼作正负脉宽测试控制信号 BEGIN IF CLR=1 THEN ENA=0;ELSIF TCLKEVENT AND TCLK=1 THEN ENA=CL;END IF;END PROCESS;MA =(TCLK AND CL)OR NOT(TCLK OR CL);-测脉宽逻辑测脉宽逻辑 CLK1=NOT MA;CLK2=MA AND Q1;CLK3=NOT CLK2;SS=Q2&Q3;DD1:PROCESS(CLK1,CLR)BEGIN IF CLR=1 THEN Q1=0;ELSIF CLK1EVENT AND CLK1=1 THEN Q1=1;END IF;END PROCESS;DD2:PROCESS(CLK2,CLR)BEGIN IF CLR=1 THEN Q2=0;ELSIF CLK2EVENT AND CLK2=1 THEN Q2=1;END IF;END PROCESS;接下页接下页第八页，本课件共有12页DD3:PROCESS(CLK3,CLR)BEGIN IF CLR=1 THEN Q3=0;ELSIF CLK3EVENT AND CLK3=1 THEN Q3=1;END IF;END PROCESS;PUL=1 WHEN SS=10 ELSE-当当SS=10时，时，PUL高电平，允许标准计数器计数，高电平，允许标准计数器计数，0;-禁止计数禁止计数 EEND=1 WHEN SS=11 ELSE-EEND为低电平时，表示正在计数，由低电平变到高电平为低电平时，表示正在计数，由低电平变到高电平 0;-时，表示计数结束，可以从标准计数器中读数据了时，表示计数结束，可以从标准计数器中读数据了 BENA=ENA WHEN SPUL=1 ELSE-标准计数器时钟使能控制信号，当标准计数器时钟使能控制信号，当SPUL为为1时，测频率时，测频率 PUL WHEN SPUL=0 ELSE -当当SPUL为为0时，测脉宽和占空比时，测脉宽和占空比 PUL;END behav;第九页，本课件共有12页 例例12-1的原理图的原理图带括号的信号为端口信号带括号的信号为端口信号等精度测频率专用芯片等精度测频率专用芯片第十页，本课件共有12页BCLK=500ns ，TCLK=10us频率测试时序图频率测试时序图待测信号待测信号标准频率标准频率测频率电平测频率电平预置门预置门计数允许计数允许SEL=4、5、6、7读取待测信号计数值读取待测信号计数值SEL=0、1、2、3读取标准频率计数值读取标准频率计数值标准频率计数值标准频率计数值=64H待测频率计数值待测频率计数值=5H第十一页，本课件共有12页BCLK=500ns ，TCLK=75us脉宽测试时序图脉宽测试时序图待测信号待测信号标准频率标准频率测脉宽电平测脉宽电平预置门必须置为高电平预置门必须置为高电平脉宽计数开始脉宽计数开始脉宽计数结束脉宽计数结束SEL=0、1、2、3读取标准频率计数值读取标准频率计数值标准频率计数值标准频率计数值=4BH第十二页，本课件共有12页
