数字电路ch时序模块.pptx

第一节第一节 计数器计数器按进位方式，分为同步和异步计数器。按进位制，分为模二、模十和任意模计数器。按逻辑功能，分为加法、减法和可逆计数器。按集成度，分为小规模与中规模集成计数器。用来计算输入脉冲数目见P350(老版P347）一、计数器的分类一、计数器的分类第1页/共87页二、对计数器电路的基本要求二、对计数器电路的基本要求（1）能够对输入的时钟信号进行计数，并能以并行方式输出计数结果。（2）必须保证能对记录下每一个时钟脉冲。（3）可以同步或异步方式计数。（4）能够对计数器进行同步或异步复位（把计数器设置为0）。（5）能够以并行方式对计数器进行数据输入，也叫做预设或初始化。（6）可提供计数器内数据的并行读出，并根据要求提供三态输出控制（三态输入输出是指数据输入输出端是否具有三态功能，这对形成总线十分必要）。（7）一般计数器记录二进制数据的长度为8位、16位和32位。（8）计数器的工作时钟应当是边沿有效，以保证数据正确。第2页/共87页三、中规模计数器三、中规模计数器（三）中规模异步计数器（三）中规模异步计数器（二）四位二进制可逆计数器（二）四位二进制可逆计数器（一）四位二进制同步计数器（一）四位二进制同步计数器第3页/共87页（一）四位二进制同步计数器（一）四位二进制同步计数器1.1.四位二进制同步计数器CT74161CT741612.CT741612.CT74161功能扩展第4页/共87页1.1.四位二进制同步计数器四位二进制同步计数器CT74161CT74161 四个主从J-K触发器构成(1)逻辑符号D A:高位低位CP:时钟输入，上升沿有效。R:异步清零，低电平有效。LD:同步预置，低电平有效。QD QA:高位低位P、T：使能端，多片级联。讲义P349QCC：进位输出端。第5页/共87页 输 入 输 出CPRLDP(S1)T(S2)A B C D QA QB QC QD0 0 0 0 0 10 A B C D A B C D110 保持11 0 保持111 1 计数CT74161CT74161功能表功能表第6页/共87页1)1)异步清除：当R=0R=0，输出“00000000”状态，与CPCP无关。2)2)同步预置：当R=1R=1，LD=0LD=0，在CPCP上升沿时，输出 端反映输入数据的状态。3)3)保持：当R=LD=1R=LD=1时，各触发器均处于保持状态。4)4)计数：当LD=R=P=T=1LD=R=P=T=1时，按二进制自然码 计数。若初态为0000,150000,15个CPCP后，输出为 “11111111”，进位Q QCC CC=TQ=TQA AQ QB BQ QC CQ QD D=1=1。第1616个 CPCP作用后，输出恢复到00000000状态，Q QCC CC=0=0。(2)功能1.1.四位二进制同步计数器四位二进制同步计数器CT74161CT74161 第7页/共87页74LS161波形图第8页/共87页 输 入 输 出CPRLDP(S1)T(S2)A B C DQA QB QC QD0 0 0 0 0 10 A B C D A B C D11 0 保持11 0 保持11 1 1 计数2.2.四位二进制同步计数器四位二进制同步计数器CT74163CT74163 CT74163CT74163功能表功能表CT74161功能表第9页/共87页 CT74163CT74163采用同步清零方式：当R=0R=0时，且当CPCP的上升沿来到时,输出Q QD DQ QC CQ QB BQ QA A 才全被清零。(1)(1)外引线排列和CT74161CT74161相同。(2)(2)置数，计数，保持等功能与CT74161CT74161相同。(3)(3)清零功能与CT74161CT74161不同。2.2.四位二进制同步计数器四位二进制同步计数器CT74163CT74163 特点：第10页/共87页连接成任意模M 的计数器(1)同步预置法同步预置法(2)反馈清零法反馈清零法(3)多次预置法多次预置法3.741613.74161应用电路应用电路（P359、P441）第11页/共87页 态序表态序表 计数 输 出N QD QC QB QA0 0 1 1 01 0 1 1 12 1 0 0 03 1 0 0 14 1 0 1 05 1 0 1 16 1 1 0 07 1 1 0 18 1 1 1 09 1 1 1 1例1:1:设计一个M=10的计数器。解:方法一 采用后十种状态0110QCC=10(1)(1)同步预置法同步预置法0110第12页/共87页(1)(1)同步预置法同步预置法例1:1:设计一个M=10的计数器。011000000000100100011010001010110111101111000111010011010101111001101解:画出全状态转换图 第13页/共87页 态序表态序表 计数 输 出N QD QC QB QA0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 1例2:2:设计一个M=10的计数器。方法二:采用前十种状态000010010(1)(1)同步预置法同步预置法仿真仿真7416174161计计数器数器.msm.msm0000第14页/共87页(1)(1)同步预置法同步预置法例2:2:设计一个M=10的计数器。0000100100000方法二:采用前十种状态0000000100100011010001010110111101111000111010011010101111001101全状态转换图：第15页/共87页例3:3:同步预置法设计 M=24 计数器。00011000010000000（24）10=（11000）2需 两 片初态为：0000 0001终态：00011000第16页/共87页连接成任意模M 的计数器(1)同步预置法同步预置法(2)反馈清零法反馈清零法(3)多次预置法多次预置法3.741613.74161应用电路应用电路 第17页/共87页例1:1:分析图示电路的功能。0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 110 1 0 1 011 1 0 1 112 1 1 0 0 采用CT74161CT741610000011（2 2）反馈清零法）反馈清零法 态序表态序表 N QD QC QB QAM12仿真第18页/共87页 态序表态序表 N QD QC QB QA0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 1采用CT74161CT74161例2:2:设计一模9 9计数器。00000（2 2）反馈清零法）反馈清零法第19页/共87页例3:3:设计一M=12 计数器。态序表态序表 N QD QC QB QA0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 110 1 0 1 011 1 0 1 112 1 1 0 0采用CT74161CT7416100000仿仿 真真（2 2）反馈清零法）反馈清零法提问：采用74163如何实现第20页/共87页连接成任意模M 的计数器（1）同步预置法）同步预置法（2）反馈清零法）反馈清零法（3）多次预置法）多次预置法3.CT741613.CT74161应用电路应用电路 第21页/共87页M=10 计数器 态序表态序表 N QD QC QB QA0 0 0 0 0(3)(3)多次预置法多次预置法例:分析电路功能。2 0 1 0 13 0 1 1 04 0 1 1 15 1 0 0 07 1 1 0 18 1 1 1 09 1 1 1 11 0 1 0 06 1 1 0 000100011第22页/共87页作业题P385(老版P386)5-4、5-5、P456(老版P460)习题6-2、第23页/共87页二、中规模计数器二、中规模计数器（三）中规模异步计数器（三）中规模异步计数器（二）四位二进制可逆计数器（二）四位二进制可逆计数器（一）四位二进制同步计数器（一）四位二进制同步计数器第24页/共87页D A:高位低位CPU、CPD:双时钟输入R:异步清除,高电平有效。LD:异步预置,低电平有效。QD QA:高位低位1.逻辑符号 加到最大值时产生进位信号QCC=0 减到最小值时产生借位信号QCB=0（二）四位二进制可逆计数器（二）四位二进制可逆计数器CT74193CT74193 讲义P350 MSI器件中的74190、74191、74192和74193均是同步可逆计数器。其中，74190和74192是同步十进制可逆计数器，74191和74193是同步二进制可逆计数器。第25页/共87页（二）四位二进制可逆计数器（二）四位二进制可逆计数器CT74193CT74193 CT74193CT74193功能表功能表第26页/共87页 连接成任意模M 的计数器(1)接成接成M16的计数器的计数器2.CT741932.CT74193功能扩展(二）四位二进制可逆计数器二）四位二进制可逆计数器CT74193CT74193 第27页/共87页0 0 1 1 01 0 1 1 12 1 0 0 03 1 0 0 14 1 0 1 05 1 0 1 16 1 1 0 07 1 1 0 18 1 1 1 09 1 1 1 1例：用CT74193CT74193设计M=9 计数器。方法一方法一:采用采用异步预置、异步预置、加法计数加法计数（1）接成）接成M16的计数器的计数器QCC=00110 态序表态序表 N QD QC QB QA0110提问：该电路的输出有多少个状态？第28页/共87页第29页/共87页方法二方法二:采用采用异步预置、异步预置、减减法计数法计数01 0 0 111 0 0 020 1 1 130 1 1 040 1 0 150 1 0 060 0 1 170 0 1 080 0 0 190 0 0 0QCB=01001例1 1：用CT74193CT74193设计M=9 计数器。1001 态序表态序表NQDQCQBQA（1）接成）接成M16的计数器的计数器第30页/共87页 连接成任意模M 的计数器(1)接成接成M16的计数器的计数器2.CT741932.CT74193功能扩展(二）四位二进制可逆计数器二）四位二进制可逆计数器CT74193CT74193 第31页/共87页例:用CT74193CT74193设计M=147 计数器。方法一方法一:采用采用异步清零、异步清零、加加法计数。法计数。M=(147)10=(10010011)2需要两片CT741931001110000000000（2）接成）接成M16的计数器的计数器第32页/共87页方法二方法二:采用采用减减法法计数、计数、异步预置。异步预置。利用利用QCB端端M=(147)10=(10010011)21001110011001001例:用CT74193CT74193设计M=147 计数器（2）接成）接成M16的计数器的计数器第33页/共87页二、中规模计数器二、中规模计数器（三）中规模异步计数器（三）中规模异步计数器（二）四位二进制可逆计数器（二）四位二进制可逆计数器（一）四位二进制同步计数器（一）四位二进制同步计数器第34页/共87页(1)触发器A：模2 CPCPA A入Q QA A出(2)触发器B、C、D：模5异步计数器。CPCPB B 入QD QB出出CPA、CPB:时钟输入端R01、R02:直接清零端Sg1、Sg2:置9 9端QD QA:高位低位1.逻辑符号（三）异步计数器（三）异步计数器CT74290CT74290讲义P367第35页/共87页74290的内部电路结构（三）异步计数器（三）异步计数器CT74290CT74290第36页/共87页(2)(2)异步清零：当R R0101=R=R0202=1=1，S Sg1g1、S Sg2g2有低电平 时，则输出“00000000”状态，与CPCP无关。(1)(1)置9 9：当S Sg1g1=S Sg2g2=1=1 时，输出 10011001 状态。(3)(3)计数：当R R0101、R R0202及S Sg1g1、S Sg2g2有低电平时，且 当有CP下降沿时，即可以实现计数。2.功能 在外部将Q QA A和CPCPB B连接构成8421BCD8421BCD码计数。CPCPA A入QD QA出出 在外部将Q QD D和CPCPA A连接构成5421BCD5421BCD码计数。CPCPB B入QAQD QC QB出。出。（三）异步计数器（三）异步计数器CT74290CT74290第37页/共87页 输 入 输 出CP R0（1）R0（2）Sg（1）Sg（2）QA QB QC QD 1 1 0 0 0 0 0 1 1 0 0 0 0 0 1 1 1 0 0 1 0 0 计 数 0 0 0 0 0 0 0 0 （三）异步计数器（三）异步计数器CT74290CT74290第38页/共87页例例 1：采用：采用CT74290 设计M=6计数器。方法一：利用R端00 0 0 011 0 0 020 1 0 031 1 0 040 0 1 051 0 1 060 1 1 001100000 M=6 M=6 态序表态序表N QA QB QC QD第39页/共87页例例 2：采用：采用CT74290 设计M=7计数器。M=7 M=7 态序表态序表 NQAQBQC QD00 0 0 011 0 0 020 1 0 031 1 0 040 0 1 051 0 1 060 1 1 071 0 0 1方法二：利用S 端10010110第40页/共87页例例 3：用：用CT74290 设计M=10计数器。M=10 M=10 态序表态序表 NQAQDQC QB00 0 0 010 0 0 120 0 1 030 0 1 140 1 0 051 0 0 061 0 0 171 0 1 081 0 1 191 1 0 0要求：采用5421码计数第41页/共87页例例 4：用：用CT74290 设计M=88计数器。方法三：采用两片CT74290级联01第42页/共87页第七章第七章 常用时序模块及其应用常用时序模块及其应用第一节第一节 计数器计数器第二节第二节 寄存器寄存器第三节第三节 序列码发生器序列码发生器小结小结第43页/共87页移位寄存器移位寄存器寄存器寄存器单向移位寄存器单向移位寄存器双向移位寄存器双向移位寄存器第二节第二节 寄存器寄存器用来存放数据（一）、（一）、寄存器的分类寄存器的分类从功能上分：从功能上分：第44页/共87页第二节第二节 寄存器寄存器（一）、（一）、寄存器的分类寄存器的分类从触发方式分：从触发方式分：电平控制寄存器电平控制寄存器边沿控制寄存器边沿控制寄存器第45页/共87页第二节第二节 寄存器寄存器（一）、（一）、寄存器的分类寄存器的分类从电路结构分第46页/共87页(1)、电平控制寄存器74373是指在时钟信号的有效电平期间接收数据讲义P342第47页/共87页(2)、边沿控制寄存器74273是指在时钟信号的有效边沿接收数据P343第48页/共87页例5-3-6 分析图5-3-33所示电路的逻辑功能 寄存器应用电路 解：根据图5-3-33可知，该电路由两片寄存器和一片译码器组成。讲义P354第49页/共87页解：74139中有两个2线-4线译码电路，由图中译码器可知，当电路使能信号 =1时，电路不工作，两片寄存器都不能进行输入、输出工作。当电路使能信号 =0时，如果输入信号RW=1，表示从寄存器中读取数据，如果输入信号RW=0，表示向寄存器写数据。而输入信号CS称为片选信号，用于控制哪一片寄存器有效，如果CS=0，寄存器I工作，如果CS=1，则寄存器II工作。其时序图如图5-3-34所示。第50页/共87页图5-3-34 例5-3-6的波形第51页/共87页（1 1）当CLR=0 时，异步清零。（2 2）当S0S1时，并行送 数。（3）当S0S1时，保持。（4）当S0=1，S1=0时，右移 且数据从SR 端串行输入。（5）当S0=0，S1=1 时，左移 且数据从SL 端串行输入。2.2.功能功能1.1.逻辑符号逻辑符号（二）（二）四位四位双向移位寄存器双向移位寄存器CT74194CT74194讲义P345第52页/共87页CT74194CT74194功能表功能表（二）（二）四位四位双向移位寄存器双向移位寄存器CT74194CT74194第53页/共87页（三）（三）单向移位寄存器（八位单向移位寄存器（八位CT74164CT74164）讲义P346第54页/共87页2.环形计数器环形计数器1.数据转换数据转换3.扭环形计数器扭环形计数器（四）寄存器的应用（四）寄存器的应用第55页/共87页1.1.七位串行七位串行并行转换并行转换串行并行并行串行第56页/共87页例5-3-9 分析图5-3-39所示电路的逻辑功能 解：根据电路模型列出态序表通过分析可知本例是模7计数器，本例的关键是确定每次右移时进入SR端的数据。第57页/共87页2.环形计数器环形计数器1.数据转换数据转换3.扭环形计数器扭环形计数器（四）寄存器的应用（四）寄存器的应用第58页/共87页2.2.环形计数器环形计数器讲义P442环形计数器是指将移位寄存器的首尾相连，而且，任何状态中只有一个触发器的状态为1。例6-3-4 用D触发器实现一个 模5环形同步计数器 解：、画状态转换图D4 QCPD QCPD QCPD QCPD0 QCPCP第59页/共87页2.2.环形计数器环形计数器、画全状态转换表,求激励函数D4将非主环状态指入主环达到自启动的目的。列出D4输入端的卡诺图，化简后可以得到以下逻辑表达式：第60页/共87页2.2.环形计数器环形计数器、画全状态转换表、画电路图第61页/共87页例：用CT74194CT74194构成M=4M=4的环形计数器。态序表态序表 注意：（1 1）电路除了有效计数循环外，还有五个无效循环。（2 2）不能自启动，工作时首先在S加启动信号进行预置。2.2.环形计数器环形计数器根据194的功能表S1=1,S2=1时，同步预置。加正脉冲启动。第62页/共87页环形计数器设计环形计数器设计（1）连接方法：将移位寄存器的输出QD接到SR输入端。（2）判断触发器个数：计数器的模n(n为移位寄存器的位数)。第63页/共87页2.环形计数器环形计数器1.数据转换数据转换3.扭环形计数器扭环形计数器（四）寄存器的应用（四）寄存器的应用第64页/共87页3.扭环形计数器扭环形计数器例6-3-5 用MSI器件74194实现一个模8扭环形计数器 解：写出态序表第65页/共87页注意：（1 1）电路除了有效计数循环外，还有一个无效循环。（2 2）不能自启动，工作时首先在S加启动信号进行预置。第66页/共87页扭环形计数器设计扭环形计数器设计（1）连接方法：将移位寄存器的输出QD经反相器后反馈到SR输入端。（2）判断触发器个数：计数器的模2n(n为移位寄存器的位数)。第67页/共87页2.环形计数器环形计数器1.数据转换数据转换3.扭环形计数器扭环形计数器（四）寄存器的应用（四）寄存器的应用第68页/共87页第七章第七章 常用时序模块及其应用常用时序模块及其应用第一节第一节 计数器计数器第二节第二节 寄存器寄存器第三节第三节 序列码发生器序列码发生器小结小结第69页/共87页第三节第三节 序列码发生器序列码发生器一、计数器型序列码发生器一、计数器型序列码发生器按一定规则排列的周期性串行二进制码。任意长度的序列码三、反馈型序列码发生器三、反馈型序列码发生器二、移位寄存型序列码发生器二、移位寄存型序列码发生器第70页/共87页一、计数器型序列码发生器一、计数器型序列码发生器2.2.按要求设计组合输出电路。计数器+组合输出电路（一）电路组成（二）设计过程 1.1.根据序列码的长度S S设计模S S计数器，状态可以自定。第71页/共87页例：设计一产生序列码发生器。第一步：设计计数器（1）序列长度S=12，可以设计模12计数器。（2）选用CT74161。（3）采用同步预置法。（4）设 定 有 效 状 态 为 QDQCQBQA=01001111。0010一、计数器型序列码发生器一、计数器型序列码发生器讲义P449383第72页/共87页第二步：设计组合电路 QD QC QB QA Z 0 1 0 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 1 1 0 1 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0（1）列出真值表。（2）卡诺图化简。（3）采用8输入数据选择器实现逻辑函数：D0=D1=D3=D5=0D2=D6=1D4=QA，D7=一、计数器型序列码发生器一、计数器型序列码发生器第73页/共87页第三步：画电路图 D0=D1=D3 =D5=0D2=D6=1D4=QA，D7=Z一、计数器型序列码发生器一、计数器型序列码发生器第75页/共87页三、反馈型序列码发生器三、反馈型序列码发生器-最长线性序列码发生器最长线性序列码发生器第三节第三节 序列码发生器序列码发生器一、计数器型序列码发生器一、计数器型序列码发生器二、移位寄存型序列码发生器二、移位寄存型序列码发生器第76页/共87页二、移位寄存型序列码发生器二、移位寄存型序列码发生器例6-3-6 用D触发器设计一个产生1111000100的序列码发生器。解：（1）分析题意，确定系统状态和输出，画出原始状态转换表和状态转换图（2）确定时序类型根据设计要求，本例属于同步时序电路设计问题。因此，不需要设计时钟输入信号。（3）状态化简由设计要求可知，本例不需要进行状态化简。第77页/共87页（4）状态设计（5）组合设计（求控制函数）（6）画出 逻辑图提问：是否任何序列码都可用此法（移位寄存器）实现？第78页/共87页三、反馈型最长线性序列码发生器三、反馈型最长线性序列码发生器 (m(m序列码发生器序列码发生器)2.电路组成：移位寄存器+异或反馈电路1.最长线性序列码长度：S=2S=2n n-1-13.设计过程:(1)根据S=2n-1，确定n。(2)再查表可得反馈函数 f(Q)。(3)画电路图。(4)加防全0装置。第79页/共87页NF(Q)NF(Q)1Q112Q6Q7Q11Q122Q1Q213Q9Q10Q12Q133Q2Q314Q9Q11Q13Q144Q3Q415Q14Q155Q4Q516Q11Q13Q14Q166Q5Q617Q14Q177Q6Q718Q1Q2Q5Q188Q2Q3Q4Q819Q14Q17Q18Q199Q5Q920Q17Q2010 Q7Q1021Q19Q2111 Q9Q1122Q21Q22M序列反馈函数表第80页/共87页例：设计S=7的m序列码发生器。第一步：根据S=2n-1，确定n=3。第二步：查表6-31可得 反 馈 函 数：f(Q)=Q2Q3(即CT74194的DSR=Q1Q2)。第三步：画电路图。三、反馈型最长线性序列码发生器三、反馈型最长线性序列码发生器 (m(m序列码发生器序列码发生器)第81页/共87页第四步：加全0校正项第五步：画电路图 利用全0状态，重新置数以实现自启动，逻辑电路如图所示。例：设计S=7的m序列码发生器。三、反馈型最长线性序列码发生器三、反馈型最长线性序列码发生器 (m(m序列码发生器序列码发生器)第82页/共87页 数字电子钟是一种直接用数字显示时间的计时装置，一般由晶体振荡器、分频器、计数器、译码器、显示器、校时电路和电源等部分组成。第四节第四节 数字电子钟数字电子钟第83页/共87页 本章讨论了几种常用的时序模块，如计数器、寄存器、移位寄存器以及由他们组成的序列信号发生器等。计数器可分为同步、异步两种；同步计数器的工作频率高，异步计数器电路简单。移位寄存器分为左移、右移及双向。小小 结结第84页/共87页 （1）熟练读懂中规模时序模块的功能表；（2）熟练掌握中规模模块电路的功能扩展；（3）具备应用时序模块及组合电路构成 给定逻辑功能电路的能力。本章重点本章重点第85页/共87页习习 题题 P391 5-16、5-18 P456(老版P460)练习题 6-7、6-9、6-11 P458(老版P462)6-22 6-21第86页/共87页感谢您的观看！第87页/共87页