数字系统设计方法.pptx

课程安排一、可编程逻辑器件基础二、数字系统设计方法三、Verilog HDL硬件描述语言四、开发软件介绍五、应用实验六、考核方式第1页/共27页二、数字系统设计方法1 EDA技术及其发展2 数字系统设计技术3 FPGA/CPLD的设计流程4 常用的EDA软件工具5 EDA技术的发展趋势第2页/共27页1.EDA技术及其发展1.1 EDA技术的发展EDA（Electronic Design Automation）就是以计算机为工作平台，以就是以计算机为工作平台，以EDA软件工具为开发软件工具为开发环境，以环境，以PLD器件或者器件或者ASIC专用集成电路为目标专用集成电路为目标器件设计实现电路系统的一种技术。器件设计实现电路系统的一种技术。第3页/共27页1.EDA技术及其发展1.1 EDA技术的发展1CAD（Computer Aided Design）设计后端使用的工具（布局、布线、版图绘制）2CAE（Computer Aided Engineering）设计前端使用得工具（HDL仿真、逻辑综合、时序分析）3EDA（Electronic Design Automation）涉及到设计的各个阶段第4页/共27页1.EDA技术及其发展1.2 EDA技术的应用范畴第5页/共27页1.EDA技术及其发展1.3 EDA技术的新发展在在FPGAFPGA上实现上实现DSPDSP应用应用 嵌入式处理器软核的成熟嵌入式处理器软核的成熟 电子技术领域全方位融入电子技术领域全方位融入EDAEDA技术技术 更大规模的更大规模的FPGAFPGA和和CPLDCPLD器件不断推出器件不断推出 IPIP核的广泛应用核的广泛应用 高级硬件描述语言的出现高级硬件描述语言的出现第6页/共27页1.EDA技术及其发展1.4现代EDA技术的特征（1）采用硬件描述语言（HDL）进行设计（2）逻辑综合与优化（3）开放性和标准化（4）更完备的库（Library）第7页/共27页2.数字系统设计技术2.1 Top-down设计Top-down的设计须经过“设计验证修改设计再验证”的过程，不断反复，直到结果能够实现所要求的功能，并在速度、功耗、价格和可靠性方面实现较为合理的平衡。第8页/共27页2.数字系统设计技术 Top-down设计举例第9页/共27页2.数字系统设计技术2.2 Bottom-up设计 Bottom-up设设计计，即即自自底底向向上上的的设设计计，由由设设计计者者调调用用设设计计库库中中的的元元件件(如如各各种种门门电电路路、加加法法器器、计计数数器器等等)，设设计计组组合合出出满足自己需要的系统满足自己需要的系统 缺点：效率低、易出错缺点：效率低、易出错第10页/共27页2.数字系统设计技术2.3 IP核与SOC设计IP（Intellectual Property）：原来的含义是指）：原来的含义是指知识产权、著作权，在知识产权、著作权，在IC设计领域指用于设计领域指用于ASIC、ASSP和和PLD等当中，并且是预先设计等当中，并且是预先设计好的电路模块。好的电路模块。IP核（核（IP模块）：指功能完整，性能指标可靠，模块）：指功能完整，性能指标可靠，已验证的、可重用的电路功能模块。已验证的、可重用的电路功能模块。IP复用（复用（IP reuse）第11页/共27页2.数字系统设计技术2.3 IP核与SOC设计软软核核-是是用用HDLHDL文文本本形形式式提提交交给给用用户户，它它经经过过RTLRTL级级设设计计优优化化和和功功能能验验证证，但但其其中中不不含含有有任任何何具具体体的的物物理信息。理信息。固固IP-介介于于软软核核和和硬硬核核之之间间，除除了了完完成成软软核核所所有有的的设设计计外外，还还完完成成了了门门级级电电路路综综合合和和时时序序仿仿真真等等设设计计环节。一般以门级电路网表的形式提供给用户。环节。一般以门级电路网表的形式提供给用户。硬硬IP-基基于于半半导导体体工工艺艺的的物物理理设设计计，已已有有固固定定的的拓拓扑扑布布局局和和具具体体工工艺艺，并并已已经经过过工工艺艺验验证证，具具有有可可保保证证的的性性能能。其其提提供供给给用用户户的的形形式式是是电电路路物物理理结结构构掩掩模版图和全套工艺文件。模版图和全套工艺文件。第12页/共27页2.数字系统设计技术2.3 IP核与SOC设计SOC：SYSTEM ON a CHIP第13页/共27页3.FPGA/CPLD的设计流程3.1 FPGA/CPLD 的开发流程第14页/共27页3.2 设计输入3.FPGA/CPLD的设计流程1.原理图输入(Schematic diagrams)2、硬件描述语言(HDL文本输入)（1）ABEL-HDL（2）AHDL（3）VHDL（4）Verilog HDLIEEE标准标准硬件描述语言与软件编程语言有本质的区别硬件描述语言与软件编程语言有本质的区别第15页/共27页3.3 功能仿真3.FPGA/CPLD的设计流程前仿真，不考虑延时信息前仿真，不考虑延时信息验证电路功能与结构是否符合设计要求验证电路功能与结构是否符合设计要求使用专用的仿真工具使用专用的仿真工具第16页/共27页3.3 综合（synthesize)3.FPGA/CPLD的设计流程将较高层次的设计描述自动转化为较低层次描述的过程行为综合：从算法表示、行为描述转换到寄存器传输 级（RTL）逻辑综合：RTL级描述转换到逻辑门级（包括触发器）版图综合或结构综合：从逻辑门表示转换到版图表示，或转换到PLD器件的配置网表表示 综合器是能够自动实现上述转换的软件工具，是能将原理图或HDL语言描述的电路功能转化为具体电路结构网表的工具第17页/共27页3.3 综合（synthesize)3.FPGA/CPLD的设计流程C、ASM.程序CPUCPU指令指令/数据代码：数据代码：010010 100010 1100010010 100010 1100软件程序编译器软件程序编译器 COMPILERCOMPILER软件编译器和硬件综合器区别软件编译器和硬件综合器区别VHDL/VERILOG.程序 硬件描述语言硬件描述语言 综合器综合器 SYNTHESIZERSYNTHESIZER为为ASICASIC设计提供的设计提供的 电路网表文件电路网表文件（a）软件语言设计目标流程）软件语言设计目标流程（b）硬件语言设计目标流程）硬件语言设计目标流程第18页/共27页3.4 适配（Fitter）3.FPGA/CPLD的设计流程将综合生成的逻辑网表根据具体的将综合生成的逻辑网表根据具体的FPGA/CPLD器件进行器件进行配置配置实现实现布局与布线（布局与布线（PAR，Place And Route）面积与速度的平衡面积与速度的平衡生成文件：仿真文件、编程文件生成文件：仿真文件、编程文件必须使用器件开发商提供的工具必须使用器件开发商提供的工具第19页/共27页3.5 时序仿真3.FPGA/CPLD的设计流程将布局布线生成的延时信息反标注到设计网表中将布局布线生成的延时信息反标注到设计网表中进行的仿真进行的仿真包含门延时和布线延时，仿真准确包含门延时和布线延时，仿真准确第20页/共27页3.6编程（Program）3.FPGA/CPLD的设计流程 把适配后生成的编程文件装入到把适配后生成的编程文件装入到PLD器件中的过器件中的过程，或称为配置、下载。程，或称为配置、下载。通常将对基于通常将对基于EEPROM工艺的非易失结构工艺的非易失结构PLD器器件的下载称为编程（件的下载称为编程（Program），将基于），将基于SRAM工艺工艺结构的结构的PLD器件的下载称为配置（器件的下载称为配置（Configure）。）。第21页/共27页3.FPGA/CPLD的设计流程第22页/共27页4.1集成的CPLD/FPGA开发工具 4.常用的EDA工具软件第23页/共27页4.2逻辑综合工具（Synthesis Tools）4.常用的EDA工具软件第24页/共27页4.3仿真工具（simulation tools）4.常用的EDA工具软件第25页/共27页5.EDA技术的发展趋势u超大规模集成电路的集成度和工艺水平不断提高。超大规模集成电路的集成度和工艺水平不断提高。u市场对系统的集成度不断提出更高的要求。市场对系统的集成度不断提出更高的要求。u高高性性能能的的EDAEDA工工具具，其其自自动动化化和和智智能能化化程程度度不不断断提提高高，为嵌入式系统设计提供了功能强大的开发环境。为嵌入式系统设计提供了功能强大的开发环境。u计计算算机机硬硬件件平平台台性性能能大大幅幅度度提提高高，为为复复杂杂的的SoCSoC设设计计提供了物理基础。提供了物理基础。第26页/共27页感谢您的观看。第27页/共27页