锁相环的原理和应用.pptx

2023/3/221锁相环的应用其应用包括：倍频、频率合成、FM解调器、和音频解码等。第1页/共38页2023/3/2224.1.锁相环的组成图1是基本锁相环电路的框图。PLL是由相位比较器（有时称为相位检波器）、低通滤波器（LPF）和线性压控振荡器（VCO）三部分组成。fr fr反馈反馈fofo误差误差图图 1 1第2页/共38页2023/3/2234.2.锁相环的原理 相位比较器将来自压控振荡的输出频率fo 并将其与外加参考频率fr作比较，产生一个与相位差对应的误差电压输出至低通滤波器。第3页/共38页2023/3/224 误差电压经LPF滤波后馈入VCO 的控制输入端，这样就可使fo和fr之间的任何频率差减少相位差逐步恒定。这时，环路就称为被锁定了,即锁定状态。第4页/共38页2023/3/225 如果VCO 的频率在开始时低于输入参考频率，相应比较器的输出偏正。此正输出电压经滤波后加至VCO，强制VCO 的频率增加，直至 VCO的频率和相应与输人参考信号的频率与相应精确相同为止。第5页/共38页2023/3/226如果VCO的频率增加到高于输入参考频率，则发生与上述相反的过程。相应比较器的输出减少，使VCO 的频率降低，以锁定到与输入参考相同的频率上。第6页/共38页2023/3/227低通滤波器将相位检波器的输出滤波后转换成平滑的直流控制电压，是锁相环电路的重要组成部分。由于滤波器有一定的时间常数，所以PLL的锁定不是瞬时的，因而VCO的输出频率锁定在参考电压fo的平均值上，而不是锁定到即时值。这一特性利于将带噪声的输入参考频率形成纯净的输出频率。第7页/共38页2023/3/2284.3.锁相环的应用4.3.1 频率倍乘基本的PLL据图示于图1，输出信号频率锁定于输入频率的平均值，因此，输入频率与输出频率相同。而图2所示电路为又一种锁相环，其输出频率精确等于输入频率的十倍。因此，电路的作用又如频率倍乘器。第8页/共38页2023/3/229在图2的框图中，一个“计数器10”除十分频器插接在反馈环的VCO输出端和相应比较器的输入端之间。因此，相应比较器锁定在除十计数器的输出频率上，而不是 VCO的输出频率上。fr frfofo误差误差图图 2 2第9页/共38页2023/3/2210这样，锁定条件就变为VCO的频率(fo)必须是输入参考信号频率(fr)的十倍，而电路的作用就是倍频系数为10的频率倍乘器。电路也可以倍乘任何数，不只是乘以十，只要在PLL反馈环中插入具有相应分频比的计数器即可。第10页/共38页2023/3/22114.3.2 频率合成PLL电路还可以用做精确的可编程频率合成器(见图3)相位比较器的参考输入频率fr是频率精确固定的1kHZ信号，此信号是由1MHZ晶体振荡器的输出被除1000计数器分频得到的。fr frfofo误差误差图图 3 3第11页/共38页2023/3/2212象频率倍乘电路那样，在反馈环中有一个计数器插接在VCO的输出端和相位比较器的输人端之间。但此电路是外部可编程的，所以，它具有100X至 1000 X之间的任何整数分频比。由于此电路具有这一特点，故能产生或合成在 100kHZ至 1MHZ之间的稳定、精确频率，步距为1kHZ。在图3中的VCO电路至少应具有10至1的频率延伸范围，以复盖所需的频段。此外，频率步距对应于1kHZ的外接输入频率。第12页/共38页2023/3/22134.3.3 CD4046 及其应用 4046 PLL锁相环电路:一个小功率线性压控振荡器（VCO）一个源极跟随器一个齐纳二极管二个相位比较器4046 PLL锁相环电路组成框图如下：第13页/共38页2023/3/22144.3.3.1.CD4046.pdf第14页/共38页2023/3/22154.3.3.2 VCO的应用基本振荡器条件VCOin=VDD ：Fmax=1/R1(C1+32pf)R1(10k-1M)VCOin=VSS：Fmin=1/R2(C1+32pf)第15页/共38页2023/3/2216 键控移频(FSK)第16页/共38页2023/3/2217 4.3.3.3 调频信号(FM)的解调 载频=10kHz 调制信号=400 Hz(音频)解调输出 Pin10第17页/共38页2023/3/2218 解调第18页/共38页2023/3/2219频率 电压转换(F V)第19页/共38页2023/3/22204.4.PLL锁相环电路分析4.4.1 4046比较器I和II的特点比较器I的特点是：两个输入信号的电平状态相异时(一个是高电平，一个是低电平)，输山信号为高电平：反之为低电平。当两个输入信号的相位差在0180 范围内变化时，的脉冲宽度也随着改变，由于的周期是，占空比()出随着改变。经低通滤波器后即可得到平均值电乐。与相位差成正比。第20页/共38页2023/3/2221相位差0时；相位差45时，相位差90时，相位差180时，第21页/共38页2023/3/2222比较器II是个由信号上升沿控制的网络，可接收任意占空比的输入信号。根据两信号频率的关系，有以下几种情况：(1)输入信号频率大于3脚的输入信号频率，Vdd。(2)输入信号频率小于3脚的输入信号频率，Vss。(3)两信号频率相等，视二者的相移差而定，若输入信号超前，则Vdd；若输入信号滞后，则Vss。(4)两信号频率相等，且相移差为零时，输出高阻状第22页/共38页2023/3/22234.4.2 低通滤波器 LPF4046采用型压控振荡器，输入控制电压控制对象充、放电的电流o，实现对压控振荡器振荡频率的控制。第23页/共38页2023/3/2224当Vd小开启电压时，Id有最小值，VCO维持最低频率振荡。若电路中不接R2，电路将停振，Fmin0.当Vd=Vdd时，Id有最大值，这时C1将以最快的速度充、放电，使振荡频率为最高。当Vd介于开启电压与Vdd之间时，压控振荡器输出频率F2与Vd有良好的线性关系，线性度达0.30.9。设Vdd15V，R110，R2开路，C1100p，则F2max1.38MHz。第24页/共38页2023/3/22254.4.3 线性压控振荡器 VCO当Vd介于开启电压与Vdd之间时，压控振荡器输出频率F2与Vd有良好的线性关系，线性度达0.30.9。设Vdd15V，R110，R2开路，C1100p，则F2max1.38MHz。一般4046的最高工作频率为1.2MHz。选Vdd低一些，要降低一些，但线性度提高。第25页/共38页2023/3/22264.4.4 锁相环的外围元件通常取，大于，如果要求VCO的F2min，就必须使12脚开路.减小C1的电容值可以提高F2max，但C1的数值不得低于20p，以免因充电不足而停振。C2的数值不能太小，否则当R2开路时F2min降不到零，而是维持几十赫兹的低频振荡。第26页/共38页2023/3/2227其原因是：控制电压Vd的波形中伴有幅度较大的低频自激振荡，致使失控这时需要适当增大的电容值，即可滤掉低频干扰，使恢复成平滑变化的直流电压。第27页/共38页2023/3/22284.4.5 线性放大及整形电路Pin14 之后有一个线性放大及整形电路A1，可把100mv左右的微弱输入信号变成方波或脉冲信号送至相位比较器。第28页/共38页2023/3/22294.4.6 跟随器跟随器把的输出电压送到10脚做解调用。第29页/共38页2023/3/22304.4.7 齐纳稳压管齐纳稳压管的稳压值约5v，在与电路匹配时作为辅助稳压电源。第30页/共38页2023/3/22314.4.8 信号的反馈流程输入相位差输出 反馈第31页/共38页2023/3/2232该系统使压控振荡器的频率向输入信号频率靠拢，两频率差迅速减小，直至21。这时两个信号的频率相同，而相位差恒定(同步)，这称为相位锁定。所谓锁相，就是自动地实现相位同步。能使两个电信号的相位保持同步的闭环系统叫锁相环。这相位锁定过程也被称作“捕捉”过程。能够最终锁定的初始频差，叫做锁相环的“捕捉范围”。当锁相环被锁定在输入频率时，它就能在一定的频率范同内自动跟踪的任何变化，此频率范围叫做“锁定范围”。第32页/共38页2023/3/2233锁相环在具体应用时非常灵活。如果要求与保持比例关系或差位差值关系，可在脚与3脚之间插入一个运算器，如除法器、乘法器、加法器、减法器，使加到比较器的频率分别2，2，F2，2第33页/共38页2023/3/2234例如，对于超外差式接收机，要求其本振频率总比电台频率高465kHz，可加一级减法器，使22465，再与进行相位比较。第34页/共38页2023/3/2235精品课件！第35页/共38页2023/3/2236精品课件！第36页/共38页2023/3/2237其他信息4046 CMOS PLL 锁相环电路.pdfCMOS电路原理及应用AD654 线性VCO第37页/共38页2023/3/2212338感谢您的观看！第38页/共38页