静态时序分析与设计验证.pptx
1静态时序分析基础静态时序分析基础静态时序分析静态时序分析Altera FPGA时序的基本概念时序的基本概念用用Quatus II进行时序分析并查看时序分析报告进行时序分析并查看时序分析报告在在Quatus II中进行时序约束中进行时序约束主主 题题第1页/共78页2设计验证设计验证验证概念和意义验证概念和意义Testbench的概念的概念用用Quatus II的仿真工具的仿真工具进行仿真进行仿真其他仿真工具其他仿真工具主主 题题第2页/共78页 静态静态时序分析基础时序分析基础第3页/共78页时序分析概念时序分析概念时序分析的目的时序分析的目的对设计进行时序的检查与分析对设计进行时序的检查与分析为何要进行时序分析？为何要进行时序分析？器件本身固有延时器件本身固有延时互连线的延时互连线的延时第4页/共78页5时序分析的类型时序分析的类型静态时序分析静态时序分析StaticTimingAnalysis套用特定的时序模型，针对特定电路分析其是否违反设计者给定的时序限制。套用特定的时序模型，针对特定电路分析其是否违反设计者给定的时序限制。STA是是一种穷尽分析方法一种穷尽分析方法,用以衡量电路性能。它提取整个电路的所有时序路径用以衡量电路性能。它提取整个电路的所有时序路径,通过计算信号通过计算信号沿在路径上的延迟传播找出违背时序约束的错误沿在路径上的延迟传播找出违背时序约束的错误,主要是检查建立时间和保持时间是否主要是检查建立时间和保持时间是否满足要求满足要求,而它们又分别通过对最大路径延迟和最小路径延迟的分析得到。静态时序分而它们又分别通过对最大路径延迟和最小路径延迟的分析得到。静态时序分析的方法不依赖于激励析的方法不依赖于激励,且可以穷尽所有路径且可以穷尽所有路径,运行速度很快运行速度很快,占用内存很少占用内存很少动态时序分析动态时序分析DynamicTimingAnalysis主要指的是门级仿真，这种方法主要应用在异步逻辑、多周期路径、错误路径的验证主要指的是门级仿真，这种方法主要应用在异步逻辑、多周期路径、错误路径的验证,根据输入信号的向量进行动态的时序验证，根据输入信号的向量进行动态的时序验证，第5页/共78页6静态时序分析静态时序分析衡量电路性能的分析技术衡量电路性能的分析技术对所有的时序路径进行检查对所有的时序路径进行检查计算信号沿在路径上的延迟计算信号沿在路径上的延迟不依赖于激励不依赖于激励由软件执行由软件执行第6页/共78页7静态时序分析的对象静态时序分析的对象分析的路径分析的路径时钟分析时钟分析寄存器的建立寄存器的建立/保持时序分析保持时序分析输入输出延时输入输出延时节点与节点间的延时节点与节点间的延时不同厂家的器件的分析路径会略有不同不同厂家的器件的分析路径会略有不同第7页/共78页8时序模型时序模型 Timing Models不同的器件有的不同的时序模型不同的器件有的不同的时序模型FPGA厂家提供时序模型进行路径延时厂家提供时序模型进行路径延时的估计的估计第8页/共78页9时序约束时序约束规范设计的时序行为，表达设计者期望满足的时序条件，指导综合、布局布线规范设计的时序行为，表达设计者期望满足的时序条件，指导综合、布局布线 -过紧的时序约束会延长编译时间过紧的时序约束会延长编译时间 -不合理的约束可能会使工具停止工作不合理的约束可能会使工具停止工作 -利用时序分析报告来判断约束是否可行利用时序分析报告来判断约束是否可行在设计实现后，查看布局布线后静态时序报告判断是否达到预定的性能目标在设计实现后，查看布局布线后静态时序报告判断是否达到预定的性能目标 -如果约束未满足，利用时序报告确定原因如果约束未满足，利用时序报告确定原因第9页/共78页10为何要进行时序约束？为何要进行时序约束？设计工具不能自动实现获得最佳速度的布局和布线方式，因此需要用户设定性能目标，让工具去实现设计工具不能自动实现获得最佳速度的布局和布线方式，因此需要用户设定性能目标，让工具去实现用户设定的性能目标由时序约束体现用户设定的性能目标由时序约束体现-时序约束提高设计性能的途径是将逻辑尽可能放的近，从而使用尽可能短的布线资源第10页/共78页11时序收敛时序收敛 在设计的过程中，为了达到时序要求，前端综合与后端的布局布线过程是反复的在设计的过程中，为了达到时序要求，前端综合与后端的布局布线过程是反复的时序在反复中延时逐渐变小，从而满足设计要求，这一个过程称为时序收敛时序在反复中延时逐渐变小，从而满足设计要求，这一个过程称为时序收敛 -通过对综合工具设置通过对综合工具设置 -采用合适的优化技术采用合适的优化技术 -修改布局布线修改布局布线 可以通过上述方式达到时序收敛可以通过上述方式达到时序收敛第11页/共78页 Altera FPGA 时序分析时序分析 的基本的基本概念概念第12页/共78页13D触发器的时序概念触发器的时序概念 建立时间（建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；打入触发器；保持时间（保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。如果保持时间不够，数据同样不能被打入触发器。数据稳定传输必须满足建立和保持时间的要求，在某些情况下，建立时间和保持时间的值可以为零。PLD开发软件可以自动计算两个相关输入的建立和保持时间第13页/共78页14时序违例时序违例亚稳态：亚稳态：是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态。级电平，或者可能处于振荡状态。时序违例是指时间不满足触发器的建立保持条件，会导致亚稳态的传播：时序违例是指时间不满足触发器的建立保持条件，会导致亚稳态的传播：会使这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去会使这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去对任何一种触发器，在时钟触发沿前后的一个小时间窗口内，输入信号必对任何一种触发器，在时钟触发沿前后的一个小时间窗口内，输入信号必须稳定。须稳定。第14页/共78页15 INCLKOUT静态时序分析的原则静态时序分析的原则Every path has a start point and an end point:Start Points:End Points:只分析四种类型的时序路径 Input ports Clock pins Output ports Data input pins of sequential devicesD QclkD Qclkcombinational delays*第15页/共78页16Altera PLD时序分析的基本概念时序分析的基本概念ClocksetupClockholdTsuThTcoInputMaximumdelayOutputMaximumdelayInputminimumdelayOutputminimumdelay第16页/共78页17Clock Period=Clock-to-Out+Data Delay+Setup Time-Clock Skew =tco+B+tsu-(E-C)fmax=1/Clock PeriodBCtcotsuE Clock PeriodClock Setup(fmax)Worst-CaseClockFrequency在不违反内部建立(tsu)和保持(th)时间要求下可以达到的最大时钟频率第17页/共78页18fmax Analysis DetailsData Delay(B)Source Register Clock Delay(C)Setup Time(tsu)BCtcotsuE Clock PeriodDestination Register Clock Delay(E)Clock to Output(tco)10.384 ns+7.445 ns+0.180 ns-0.000 ns=124.86 MHzMessages Window(System Tab)in Quartus II第18页/共78页19Clock Hold AnalysisChecksInternalRegister-RegisterTimingReportOccursWhenHoldViolationsOccurResultsWhenDataDelay(B)isLessthanClockSkew(E-C)Non-GlobalClockRoutingGatedClocksBCtcotsuE Clock PeriodECDataE-Cthtco+B 第19页/共78页20I/O Setup(tsu)&Hold(th)AnalysesClock delaytsu thData delaytsu=data delay-clock delay+intrinsic tsuintrinsic tsu&holdth=clock delay-data delay+intrinsic th第20页/共78页21例：同时钟域的两个器件间的例：同时钟域的两个器件间的tsu/th时序关系时序关系tsuA TCLK -tcoB-board delaythA tcoB+board delayAtcothChip AChip BBoard DelayInput DelaytSUACLKCLK第21页/共78页22I/O Clock-to-Output Analysis(tco)Data delaytcoClock delayclock delay+intrinsic tco+data delay=tcointrinsic tco第22页/共78页23例：同时钟域的两个器件间的例：同时钟域的两个器件间的tco时序关系时序关系tcoA Tclk Borad Delay-tsuBBtcotsuChip AChip BBoard DelaytcoACLKCLKtsuB第23页/共78页24Input Maximum DelayMaximumDelayfromExternalDevicetoAlteraI/ORepresentsExternalDevicetco+BoardDelayConstrainsRegisteredInputPath(tsu)AtcotsuAltera DeviceExternal DeviceBoard DelaytsuA tCLK Input Maximum DelayInput Maximum DelaytsuACLKCLK第24页/共78页25Input Minimum DelayMinimumDelayfromExternalDevicetoAlteraI/ORepresentsExternalDevicetco+BoardDelayConstrainsRegisteredInputPath(th)AtcothAltera DeviceExternal DeviceBoard DelaythA Input Minimum DelayInput Minimum DelaythACLKCLK第25页/共78页26Output Maximum DelayMaximumDelayfromAlteraI/OtoExternalDeviceRepresentsExternalDevicetsu+BoardDelayConstrainsRegisteredOutputPath(Max.tco)BtcotsuAltera DeviceExternal DeviceBoard DelaytcoB tCLK-Output Maximum DelaytcoOutput Maximum DelayCLKCLK第26页/共78页27Output Minimum DelayMinimumDelayfromAlteraI/OtoExternalDeviceRepresentsExternalDeviceth-BoardDelayConstrainsRegisteredOutputPath(Min.tco)BtcothAltera DeviceExternal DeviceBoard DelaytcoB Output Minimum DelaytcoOutput Minimum DelayCLKCLK第27页/共78页 用用Quatus II进行时序分析进行时序分析 并查看时并查看时序分析报告序分析报告第28页/共78页29运行时序分析运行时序分析 Timing Analysis自动进行时序分析UseFullCompilation手动进行时序分析Processing菜单StartStartTimingAnalysisTclScriptsUses更换器件速度等级将延时信息反标注到网表中第29页/共78页30报告时序分析结果报告时序分析结果编译报告中有时序分析器的分析结果报告SummaryTimingAnalysesClockSetup(fmax)ClockHoldtsu(InputSetupTimes)th(InputHoldTimes)tco(ClocktoOutDelays)tpd(组合逻辑的管脚到管脚的延时)第30页/共78页31单时钟分析单时钟分析每次执行全编译时自动分析如果没有做任何约束会自动检查时钟分析内容ClockSetup&HoldInputPinSetup/HoldTimeOutputPinClock-to-OutputTime第31页/共78页32Select Clock SetupWorst fmaxFmax Values Are Listed in Ascending Order;Worst Fmax Is Listed on the TopSource,Destination Registers&Associated Fmax ValuesClock Setup(fmax)报告表报告表第32页/共78页33fmax 分析分析Highlight,Right-Click Mouse&Select List Pathsn进一步分析路径Similar Steps for All Timing Path Analysis in Quartus II第33页/共78页34Right-Click&Select LocateLocate Delay Path in FloorplanNotes:1)May Also Locate to Floorplan from Message Window 2)Use Similar Procedure for All Timing Path AnalysisCompilation Report第34页/共78页35Locate Delay Path in Floorplan3.807 ns Is the Total Path Delay第35页/共78页36Locate Delay in Technology ViewerTotal delay:3.807 ns第36页/共78页37Hold Time Violations TableNot Operational:Clock Skew Data DelayDiscover Internal Hold Time Issues before SimulationList Paths Window第37页/共78页38I/O 时序分析器时序分析器Clock NameSelect ParameterPin Nametsu,tco,th Will All Show up in the Timing Analyzer ReportValueNote:Timing Analysis of tpd is similarRegister Name第38页/共78页 用用Quatus II进行时序约束进行时序约束第39页/共78页40进行时序约束进行时序约束非常重要非常重要!对设计有决定性的影响对设计有决定性的影响用时序约束来为设计详细指定所有的所有的时序需求布线器按时序约束来布局布线，会在最差的路径上作最大的努力若时序不满足，以红色字体报告出来类型内部节点的约束&外部I/O的约束最小约束&最大约束进行全局约束或者单个约束推荐单个约束第40页/共78页41Slack的概念和计算方法的概念和计算方法slack指时间的富余量：实际时间与必要时间的差只有进行了时序约束，才会在报告中显示slack的值PositiveSlackTimingRequirementMet(BLACK)NegativeSlackTimingRequirementNotMet(RED)第41页/共78页42Slack Equations(Setup)Slack=Largest Required Time-Longest Actual TimeRequired Time=Clock Setup-tco-tsu+(clk-clk)Actual Time=Data Delaylaunch edgeclkclkcapturing edgeClock SetupclktcotsuCombinatorial LogicclkRegister 1Register 2data delay第42页/共78页43Slack Equations(Hold)launch edgeclkclkhold edgeClock HoldclktcothCombinatorial LogicclkRegister 1Register 2data delaySlack=Shortest Actual Time-Smallest Required TimeActual Time=Data DelayRequired Time=Clock Hold-tco+th+(clk-clk)第43页/共78页44Timing Assignments Examplesfmax Timing AssignmentValues Are BLACK,Because Actual fmax Exceeds the Required fmaxtSU timing assignmentValues Are RED Because Actual tSU Falls below Required tSU第44页/共78页45时序约束时序约束基本约束单时钟、多时钟的约束有关I/O的约束InputMinimum/MaximumDelayOutputMinimum/MaximumDelay高级约束ClockUncertaintyClockLatencyMaximumClock/DataArrivalSkewMulti-Cycle第45页/共78页46For Designs with Multiple Asynchronous Clocks,Enter Required Fmax for Each Individual ClockGlobal Clock Assignment for a Single Clock DesignAssignments Settings Timing Requirements&Options对单个时钟进行约束对单个时钟进行约束第46页/共78页47Asynchronous Global Clocks第47页/共78页48分析同源时钟分析同源时钟使能跨时钟域的路径分析使能跨时钟域的路径分析缺省设置为不分析缺省设置为不分析EstablishesNewClockSetup&RequiredTime根据两个时钟信号的关系来判断是否分析根据两个时钟信号的关系来判断是否分析当时钟出自同一当时钟出自同一 PLL时使自动使能该项分析时使自动使能该项分析clk1tcotsuclk2capturing edgelaunching edgeclk1clk2dataRegister 1Register 2第48页/共78页49Derived ClocksEnter Name of Derived Clock SettingSelect Clock Setting on which This Derived Clock Is BasedClick on Derived Clock RequirementsClick New to Add New SettingEnter Name of Derived Clock Node第49页/共78页 设计验证设计验证第50页/共78页51设计验证的概念设计验证的概念检验检验ASIC、FPGA等设计的功能和时序是否满足要求，以保证等设计的功能和时序是否满足要求，以保证功能的正确实现功能的正确实现验证方式验证方式 验证方法验证方法+验证工具验证工具一般采用逻辑仿真的方式来验证功能和时序一般采用逻辑仿真的方式来验证功能和时序 需要仿真工具需要仿真工具 需要输入向量作为激励需要输入向量作为激励第51页/共78页52Testbench的概念的概念由软件语言编写的测试平台程序由软件语言编写的测试平台程序描述端口和激励信号描述端口和激励信号第52页/共78页53Quartus II支持的仿真方式支持的仿真方式QuartusIIVWF(VectorWaveformFile)PrimaryGraphicalWaveformFileVEC(VectorFile)Text-BasedInputFileSCF(SimulatorChannelFile)MAX+PLUSIIGraphicalWaveformFileTBL(TableFile)Text-BasedOutputFilefromQuartusIIorMAX+PLUSIITcl/TKScripting3rd仿真工具Verilog/VHDLTestbench第53页/共78页54Quartus II仿真工具的特性仿真工具的特性把VWF文件自动变成HDLTestbench能产生HDLTestbench 模板支持断点仿真自动执行自动把输出管脚加入输出波形文件仿真结束后自动检查输出第54页/共78页55Simulator 的设置的设置模式输入文件仿真时间选项Assignments Settings Simulator第55页/共78页56Simulator 的模式的模式功能仿真Type:RTLUsesPre-SynthesisNetlist时序仿真Type:Gate-LevelorPost-Place&RouteUsesFullyCompiledNetlist第56页/共78页57Simulator 的输入的输入&时间设置时间设置用于描述激励信号&仿真时间Enter End TimeRun Simulation until End of Stimulus FileSpecify Stimulus File第57页/共78页58Simulator 选项选项Reports Setup&Hold ViolationsMonitors&Reports Simulation for GlitchesReports Toggle RatioCompares Simulation Outputs to Outputs in Stimulus FileAutomatically Add Output Pins to SimulationGenerates Signal Activity File for PowerPlay Power Analyzer第58页/共78页59建立建立 Vector Waveform 文件文件SelectFile New Vector Waveform File(OtherFiles Tab)第59页/共78页60加入节点加入节点SelectInsert Node or Bus(EditMenu)VWFMustBeOpenUseNodeFinder第60页/共78页61说明结束时间说明结束时间MaximumLengthofSimulationTimeEditMenu第61页/共78页62Insert Time BarsTime BarSpecify Time BarSet Master Time BarSetOneTimeBarasMasterInsertOtherTimeBarsRelativetoMasterAbsolute第62页/共78页63画出激励波形画出激励波形选中要改变的波形选择波形值，覆盖原来的波形Overwrite ValueToolbar ShortcutsHighlight Waveform第63页/共78页64波形描述波形描述1=Forcing10=Forcing0X=ForcingUnknownU=UninitializedZ=HighImpedanceH=Weak1L=Weak0W=WeakUnknownDC=DontCare第64页/共78页65把VWF文件转换成HDLTestbench把波形输入到把波形输入到 Testbench Generator第65页/共78页66Testbench 模板生成模板生成产生HDLTestbenchTemplateUserInsertsTestStimulus第66页/共78页67执行功能仿真之前要生成功能仿真网表执行功能仿真之前要生成功能仿真网表执行Generate Functional Simulation Netlist(ProcessingMenu)CreatesPre-SynthesisNetlistFailsSimulationifNotPerformed第67页/共78页68开始仿真开始仿真ProcessingMenuStartSimulationScripting第68页/共78页69仿真报告仿真报告DisplaysSimulationResultWaveformView Simulation WaveformResult Waveform第69页/共78页70比较波形比较波形选择要比较的波形(ViewMenu)SimulationWaveformMustBeOpen选中VWFComparisonFile第70页/共78页71OriginalWaveforms(Ctrl+1)ComparedFileWaveforms(Ctrl+2)BothSetsofWaveforms(Ctrl+3)Compared Waveforms(Simulator Report)第71页/共78页72断点断点在特定的某点结束仿真2部分构成方程(条件)动作StopGiveErrorGiveWarningGiveInfoProcessing Simulation Debug BreakpointsClick on condition to Build Equation第72页/共78页73Example BreakpointName BreakpointEnable/Disable BreakpointsArrange Order of Breakpoints第73页/共78页74MentorGraphicsModelSimCadenceVERILOG-XLNC-VerilogNC-VHDL使用第三方的仿真工具使用第三方的仿真工具nSynopsys-VCS-VSS-Scirocco第74页/共78页75指明仿真工具指明仿真工具SelectEDAToolsSettingsAssignmentsMenuSelect Simulation ToolGenerate Power Input File第75页/共78页76产生第三方仿真工具网表产生第三方仿真工具网表执行全编译单个执行ProcessingMenuStartStartEDANetlistWriterGeneratesFileswithoutFullCompilation用脚本语言产生第76页/共78页77第三方仿真工具输出文件第三方仿真工具输出文件FunctionalSimulationUse220models&altera_mfMegafunctionModelFilesVHDLTimingSimulationUseQuartusII-GeneratedVHO&SDOFilesUse_ATOMS.VHD&_ATOMS_COMPONENTS.VHDFilesLocatedinedasim_libDirectoryVerilogTimingSimulationUseQuartusII-GeneratedVO&SDOFilesUse_ATOMS.VOFileLocatedinedasim_libDirectory第77页/共78页78感谢您的观看。第78页/共78页
