(完整版)第4章习题答案.pdf

1 思考题：题 4.1.1 按触发方式触发器可分为 、和 三类。答：电平触发、主从触发、边沿触发。题 4.1.2 由与非门构成的 RS 锁存器输入信号不允许同时为 。答：0 题 4.1.3 触发器有 个稳定状态，它可记录 位二进制码，存储 8 位二进制信息需要 个触发器。答：2、1、8。题 4.1.4 如果由或非门构成的 RS 锁存器输入信号同时为 1，此时输出的原端 Q 和非端Q为 。然后改变两输入信号为 0，输出原端 Q 和非端Q为 。答：0、不定（0，1 或 1，0）题 4.2.1 在图 4.2.1（b）中将 C1 改为 C2，当 C2 有效时，1S、1R 和 C2 。答：无关。题 4.2.2 同步 RS 触发器和 RS 锁存器主要区别是 。答：触发信号。题 4.2.3 保证同步 D 触发器的输出稳定，要求输入有效信号的高电平至少需要 。答：4tpd。题 4.2.4 同步触发器的缺点是 。（A）抗干扰能力差 （B）空翻现象 （C）多次翻转 （D）约束条件 答：A、B、C、D。题 4.2.5 同步 D 触发器和同步 RS 触发器相同之处是 ，不同之处是 。（A）空翻现象，约束条件 （B）同步信号，空翻现象（C）约束条件，空翻现象 （D）时钟，同步信号 答：A 题 4.3.1 具有约束条件的触发器有 。（A）主从 RS 触发器 （B）由主从 RS 触发器组成 D 触发器（C）主从 JK 触发器 （D）由主从 JK 触发器组成 D 触发器 答：A 题 4.3.2 具有一次翻转特性的触发器有 。（A）主从 RS 触发器 （B）由主从 RS 触发器组成 D 触发器（C）主从 JK 触发器 （D）由主从 JK 触发器组成 D 触发器 答：、D 题 4.3.3 主从 RS 触发器不能完全克服多次翻转的原因是 。（A）主从 RS 触发器的主触发器工作原理和同步 RS 触发器相同（B）主从 RS 触发器的从触发器工作原理和同步 RS 触发器相同（C）输入信号 R 不稳定 2（D）异步复位或置位不考虑时钟的到来就将输出清零或置 1 答：A 题 4.3.4 主从触发器的时钟在高电平时，将输入信号传递到 。在低电平时，将信号传递到 。（A）从触发器输出 （B）主触发器输出 （C）JK 触发器输出（D）D 触发器输出 答：B、A 题 4.3.5 主从 JK 触发器在时钟 CP 高电平时，输入信号 J、K 应保持 。在 CP变为低电平时，至少保持 可将主触发器来的信号传递到输出。（A）1tpd （B）2tpd （C）3tpd（D）4tpd 答：C、D 题 4.3.6 T 触发器的激励信号 T=。（A）1nnQQ （B）1nnQQ （C）1nQT（D）TQn 答：A 题 4.3.7 主从触发器输入信号需要时钟 CP 时传到输出，改变输出状态。（A）1 个周期的低电平（B）1 个周期的高电平（C）高电平时（D）低电平时 答：A、B 题 4.4.1 抗干扰能力最弱的触发器是 。（A）主从 RS 触发器 （B）维持阻塞 RS 触发器（C）主从 JK 触发器 （D）由主从 JK 触发器组成 D 触发器 答：A 题 4.4.2 没有空翻现象的触发器有 。（A）主从 RS 触发器 （B）维持阻塞 RS 触发器（C）维持阻塞 D 触发器 （D）传输延迟 JK 边沿触发器 答：B、C、D 题 4.4.3 维持阻塞 RS 触发器利用 ,在时钟 CP 的边沿传递数据,传输延迟 D 触发器利用 ,在时钟 CP 的边沿传递数据,。（A）门的延时 （B）维持阻塞线 （C）脉冲的低电平 （D）高电平或低电平 答：B、A 题 4.4.4 分析传输延迟 JK 触发器之后,发现 CP 在高电平时,输出状态 。CP 在低电平时，输出状态 。（A）不变 （B）为 0 （C）为 1（D）改变 答：A、A 题 4.4.5 在时钟 CP 有效的情况下,触发器输出的新状态等于输入信号的是 触发器。（A）D （B）JK （C）RS（D）T 答：D 题 4.4.6 D 触发器的输入信号 D 在 CP 的上升沿到来前需要维持 ，CP 的上升沿到来后，时钟 CP 应保持 。（A）1tpd （B）2tpd （C）3tpd（D）4tpd 答：B、C 3 题 4.5.1 指出下列哪种电路结构的触发器可以构成移位寄存器，哪些不能构成移位寄存器。如果能够，请在（）内画，否则画。（A）RS 锁存器（）（B）同步 RS 触发器（）（C）主从 JK 触发器（）（D）维持阻塞触发器（）（E）用 CMOS 传输门组成的边沿触发器（）答：、题 4.5.2 对于 D 触发器，如果令QD，则 D 触发器可以完成 触发器的逻辑功能。答：计数 题 4.5.3 有 4 个 JK 触发器的 J 和 K 全接高电平，第 1 个 JK 触发器的时钟接外加时钟信号，第1 个 JK 的输出 Q 作为第 2 个 JK 触发器的时钟，第 2 个 JK 的输出 Q 端作为第 3 个 JK 触发器的时钟，第 3 个的输出 Q 端作为第 4 个 JK 触发器的时钟，且每个 JK 触发器时钟为低电平有效，问电路完成什么功能？。若每个 JK 触发器时钟为高电平有效，问电路又完成什么功能？。答：加 1 十六进制计数、减 1 十六进制计数 题 4.5.4 JK 触发器在 CP 脉冲作用下，能完成 Qn+1=Qn的输入信号应为 。(A)J=K=0 (B)J=Q，K=Q (C)J=Q，K=Q (D)J=Q，K=0 (E)J=0，K=Q 答：A、B、D、E 题 4.5.5 若 D 触发器的 D 端连在Q端上，经 100 个脉冲作用后，其次态为 0，则现态应为 。答：0 题 4.5.6 主从 RS 触发器通过逻辑功能转换为 D 触发器，D 触发器输出状态改变需要时钟的触发方式为 。(A)上升边沿 (B)高电平 (C)低电平 (D)一个脉冲 (E)下降边沿 答：D 习题与自检题 习题 4.1 在题图 4.1（a）所示电路中，设现态 Q1Q2Q3=000，分析经 5 个脉冲作用后，各触发器的输出状态 Q1Q2Q3是什么，经过几个脉冲又回到了初始状态。CP 1D Q C1 Q Q1 Q2Q3 1D Q C1 1D Q C1 (a)题图 4.1 习题 4.1 图 4 解：经过第 1 个脉冲的上升沿后，输出状态为 100。经过第 2 个脉冲的上升沿后，输出状态为 110。经过第 3 个脉冲的上升沿后，输出状态为 111。经过第 4 个脉冲的上升沿后，输出状态为 011。经过第 5 个脉冲的上升沿后，输出状态为 001。6 个 习题 4.2 在由边沿 JK 触发器组成的两个电路，如题图 4.2（a）、（b）所示。试分析两个电路在逻辑功能上的相同之处。解：相同：两者都是同步三进制计数器，状态循环为 00011000。计数状态转换图如题图 4.2 答所示。不同：图 4.2（a）能自启动，图 4.2（b）不能自启动。当电路处于 11 状态时，图 4.2（b）电路始终保持此状态，不能进入三进制计数的循环状态。而图 4.2（a）电路处于 11 状态时，只要来一个 CP 脉冲后，会翻转为 00 状态，并能继续正常计数。习题 4.3 题图 4.3（a）所示线路均为 TTL 电路，试根据题图 4.3（c）所给出的输入波形 A、B、C,画出 F1的波形。11 00 01 10 题图 4.2 答 A B C F2 F1(c)题图 4.3 习题 4.3 图（a）&F1&A&C R B R C C B 1 1 1K A 1J C1 F2 C R S=1 Q（b）题图 4.2 习题 4.2 图 （b）Q1 Q2 CP 1J 1K Q C1 1J 1K Q C1 1 Q2 Q1 CP 1J 1K Q C1 1J 1K Q C1（a）5 解：此题为触发器问题，只要写出触发方程即可画出波形,F1，F2波形图题图 4.3 答所示。习题 4.4 分析题图 4.4（a）电路，试叙述工作原理，并说明电路功能。解：电路结构类似边沿 D 触发器,是边沿 RS 触发器。工作原理也类似边沿 D 触发器。习题 4.5 试根据题图 4.5（a）所示状态转换图写出特征方程和状态转换表。解：1.根据题图 4.5（a）状态转换图写出状态转换表，如题表 4.5 答所示。A B C F2 F1 题图 4.3 答 输入/输出波形 题图 4.4 习题 4.4 图&G2&G5&G1&G6&G4&G3（a）Q Q CP R S 题图 4.5 习题 4.5 状态转换图和状态转换表 0YX 0 1 XY=1 1YX XY=0(a)题表 4.5 X Y Qn+1 0 0 Qn 0 1 1 1 0 0 1 1 (b)6 2.求特征方程先以 X、Y、Qn为输入信号，Qn+1为输出信号，列出卡诺图，求出最简表达式。特征方程为：XYQXQnn1 习题 4.6 题图 4.6(a)所示电路中，CP 脉冲的频率均为 8KHz，分析输出端 Q1的频率为多少？具有什么逻辑功能？解：题图 4.6(a)所示电路中参数代入 JK 触发器特征方程，符合 1 位二进制计数器，又是二分频器，所以输出是 4 KHz。习题 4.7 题图 4.7(a)是由一个主从 JK 触发器及三个非门构成的“冲息电路”，图 4.7 图(b)是时钟 CP 的波形，假定触发器及各个门的平均延迟时间都是 6ns，试绘出输出 UO的波形。解：由题图 4.7（a）所示电路知，SD=1=J=K=1，触发器初始状态 Q=0，则 UO=1。UO=1 时,Q 在时钟 CP 为下降沿 延时 6ns 后,翻转为高电平,再经过 18ns，UO=0。假设异步复位延时忽略，在增加 18 ns，UO=1。题表答 4.5 X Y Qn Qn+1 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 1 0 1 1 1 1 Q1 50ns Q UO 题图 4.7 答 习题 4.7 输入/输出波形图 6ns 18ns 题图 4.7 习题 4.7 图（a）（b）UO Q CP Q 1 50ns 1 1 1 1J 1K 1 S S R C1 CP（b）Q 1D C1 5kH 1 1J 1K S R C1 1 1 1 Q 8kH（a）题图 4.6 习题 4.6 图 7 由此得 Q 与 UO的波形如题图 4.7 答所示。习题 4.8 题图 4.9（a）所示电路由 D 触发器和全加器组成，其中 C、S 分别是全加器的进位输出端以及和输出端，电路有两个输入端 X 和 Y，一个输出端 S。1试求该电路的状态转换表。2画出在如题图 4.9（b）所示输入信号的作用下，Q 和 S 的波形，设初态为 0。解：1.根据加法器得出输出 S、C 与输入 X、Y 和 Qn的真值表。时钟 CP 的上升沿到来以后，将 D 触发器的输入信号 C 传递到输出 Qn+1，状态转换表如题表 4.8 答所示 2.先根据真值表作出 C 的波形图，再根据时钟的上升沿将信号 C 移到时钟的上升沿。波形图如题图 4.9 答所示。习题 4.9 请分析给出的 VHDL 描述的电路功能。ENTITY reg IS PORT(d,clk:IN BIT;q1,q2:OUT BIT);END reg;ARCHITECTURE reg_arc OF reg IS BEGIN PROCESS BEGIN WAIT UNTIL clk=0 AND clkEVENT;q1=d;q2=NOT（d）;END PROCESS;题表 4.8 答 X Y Qn S C Qn+1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 1 0 0 1 0 0 0 1 1 1 0 0 0 1 1 0 1 1 1 1 1 题图 4.9 习题 4.8 图 C X Y CO CI CP S（a）Q 1D C1（b）X CP Y 题图 4.9 答 习题 4.8 波形图答案 X CP Y Qn+1 S C 8 END reg_arc;解：从程序中可以看出激活进程方式是 WAIT UNTIL。进程语句中 clk 为低电平，而且是刚刚发生时，即下降沿时激活进程。信号 d 传到 q1。信号 d 取非之后传到 q2。每当进程的某个敏感信号发生变化时，进程内部的顺序行为语句就要依次地执行一次，当进程的最后一句执行完后，进程就被挂起，当进程再次被激活时，再从第一句依次执行。综上所示，可知 VHDL 描述的是下降边沿 D 触发器。习题 4.10 题图 4.10(a)所示电路是负边沿 JK 触发器组成的电路，它是一个单脉冲发生器。题图 4.10(b)所示是输入波形图，试画出输出 Q1、Q2波形。解：数字设备中常需要一种被称为单脉冲发生器的装置。在这种电路中，用一个按钮来控制脉冲的产生。每按一次按钮（不论时间长短），就输出一个脉宽一定的脉冲。按钮未按下时，J1=0，K1=1，Q1=0,RD2=0，Q2=0。按下按钮时，J1=K1=1，Q1在 CP 脉冲的下降沿翻转，使 Q1=1。下一个 CP 下降沿继续翻转，使 Q1=0，从而得到一个脉宽为 CP 周期的脉冲。同时 Q1产生脉冲的下降沿使 Q2翻转（J2=K2=1），Q2=1，RD1=Q2=0，Q1异步清零不再翻转。因此得到的脉冲是一个单脉冲。Q1、Q2波形题图 4.10 答所示。CP J1（R）(b)1 1 图 4.10 习题 4.10 图 S 1 1K 1J C1 Q2 R S Q 1 1K 1J C1 Q1 CP R S Q 1 Q2(a)CP J1（R）Q1 Q2 题图 4.10 答 习题 4.10 波形答案 9 作业：基本水平：习题 4.1，习题 4.3，习题 4.5，习题 4.8，习题 4.10。思考 4.1.3，4.1.4，4.2.2，4.2.4，4.2.5，4.3.3，4.3.6，4.4.2，4.4.3，4.4.5，4.4.6，4.5.1，4.5.3、4.5.5、4.5.6。中等水平：除上述习题和思考题外，包括其他习题和思考题。熟练水平：再选择部分自检题。高级水平：撰写研究论文。