历年计算机组成原理考研真命题与解析.doc

''2009 年真题1.冯·诺依曼计算机中指令和数据均以二进制形式存放在存储器中，CPU 区分它们的依据是A.指令操作码的译码结果 B.指令和数据的寻址方式C.指令周期的不同阶段 D.指令和数据所在的存储单元2.一个 C 语言程序在一台 32 位机器上运行。程序中定义了三个变量 x，y 和 z，其中 x和 z 为 int 型，y 为 short 型。当 x=127，y=-9 时，执行赋值语句 z=x+y 后，x，y 和 z 的值分别是A.x=0000007FH，y=FFF9H，z=00000076HB.x=0000007FH，y=FFF9H，z=FFFF0076H C.x=0000007FH，y=FFF7H，z=FFFF0076H D.x=0000007FH，y=FFF7H，z=00000076H3.浮点数加、减运算过程一般包括对阶、尾数运算、规格化、舍入和判溢出等步骤。设浮点数的阶码和尾数均采用补码表示，且位数分别为 5 和 7 位（均含 2 位符号位） 。若有两个数 x=27*29/32，y=25*5/8，则用浮点加法计算 x+y 的最终结果是A. 001111100010 B. 001110100010C. 010000010001 D. 发生溢出''4.某计算机的 Cache 共有 16 块，采用 2 路组相联映射方式（即每组 2 块） 。每个主存块大小为 32 字节，按字节编址。主存 129 号单元所在主存块应装入到的 Cache 组号是A. 0 B. 1C. 4D. 65.某计算机主存容量为 64KB，其中 ROM 区为 4KB，其余为 RAM 区，按字节编址。现要用 2K×8 位的 ROM 芯片和 4K×4 位的 RAM 芯片来设计该存储器，则需要上述规格的ROM 芯片数和 RAM 芯片数分别是A1，15B2，15C1，30D2，306.某机器字长 16 位，主存按字节编址，转移指令采用相对寻址，由两个字节组成，第一字节为操作码字段，第二字节为相对位移量字段。假定取指令时，每取一个字节 PC自动加 1。若某转移指令所在主存地址为 2000H，相对位移量字段的内容为 06H，则该转移指令成功转以后目标地址是A. 2006HB. 2007H C. 2008H D. 2009H7.下列关于 RISC 的叙述中，错误的是A. RISC 普遍采用微程序控制器B. RISC 大多数指令在一个时钟周期内完成C. RISC 的内部通用寄存器数量相对 CISC 多''D. RISC 的指令数、寻址方式和指令格式种类相对 CISC 少8.某计算机的指令流水线由四个功能段组成，指令流经各功能段的时间（忽略各功能段之间的缓存时间）分别是 90ns、80ns、70ns 和 60ns，则该计算机的 CPU 时钟周期至少是A. 90ns B. 80nsC. 70nsD. 60ns9.相对于微程序控制器，硬布线控制器的特点是A. 指令执行速度慢，指令功能的修改和扩展容易 B. 指令执行速度慢，指令功能的修改和扩展难C. 指令执行速度快，指令功能的修改和扩展容易D. 指令执行速度快，指令功能的修改和扩展难10.假设某系统总线在一个总线周期中并行传输 4 字节信息，一个总线周期占用 2 个时钟周期，总线时钟频率为 10MHz，则总线带宽是A. 10MB/s B. 20MB/s C. 40MB/s D. 80MB/s 11.假设某计算机的存储系统由 Cache 和主存组成。某程序执行过程中访存 1000 次，其中访问 Cache 缺失（未命中）50 次，则 Cache 的命中率是A. 5% B. 9.5% C. 50% D. 95%12.下列选项中，能引起外部中断的事件是A. 键盘输入 B. 除数为 0 C. 浮点运算下溢 D. 访存缺页 ''2010 年真题1.下列选项中，能缩短程序执行时间的措施是：.提高 CPU 时钟频率 .优化数据通路结构 .对程序进行编译优化A.仅和B.仅和 C.仅和D.、和2.假定有 4 个整数用 8 位补码分别表示为 r1=FEH，r2=F2H，r3=90H，r4=F8H。若将运算结构存放在一个 8 位寄存器中，则下列运算中会发生溢出的是A.r1×r2B. r2×r3 C. r1×r4D. r2×r43.假定变量 i、f 和 d 的数据类型分别为 int、float 和 double（int 用补码表示，float 和double 分别用 IEEE754 单精度和双精度浮点数格式表示） ，已知i=785，f=1.5678e3，d=1.5e100。若在 32 位机器中执行下列关系表达式，则结果为“真”的是.i=（int） （float）I .f=（float） （int）f.f=（float） （double）f .（d+f）-d=fA.仅和B.仅和 C.仅和 D.仅和 4.假定用若干个 2K×4 位的芯片组成一个 8K×8 位的存储器，则地址 0B1FH 所在芯片的最小地址是A.0000HB.0600H C.0700HD.0800H''5.下列有关 RAM 和 ROM 的叙述中，正确的是.RAM 是易失性存储器，ROM 是非易失性存储器.RAM 和 ROM 都采用随机存取方式进行信息访问.RAM 和 ROM 都可用作 Cache.RAM 和 ROM 都需要进行刷新A.仅和 B.仅和C.仅、和D.仅、和6.下列命中组合情况中，一次访存过程中不可能发生的是A.TLB 未命中，Cache 未命中，Page 未命中B.TLB 未命中，Cache 命中，Page 命中C.TLB 命中，Cache 未命中，Page 命中D.TLB 命中，Cache 命中，Page 未命中7.下列寄存器中，汇编语言程序员可见的是A.存储器地址寄存器（MAR） B.程序计数器（PC）C.存储器数据寄存器（MDR） D.指令寄存器（IR）8.下列选项中，不会引起指令流水线阻塞的是A.数据旁路（转发）B.数据相关C.条件转移D.资源冲突''9.下列选项中的英文缩写均为总线标准的是A.PCI、CRT、USB、EISAB.ISA、CPI、VESA、EISAC.ISA、SCSI、RAM、MIPSD.ISA、EISA、PCI、PCI-Express10.单级中断系统中，中断服务程序内的执行顺序是.保护现场.开中断.关中断.保存断点.中断事件处理 .恢复现场.中断返回A. B. C. D. 11.假定一台计算机的显示存储器用 DRAM 芯片实现，若要求显示分辨率为1600×1200，颜色深度为 24 位，帧频为 85Hz，显存总带宽的 50%用来刷新屏幕，则需要的显存总带宽至少约为A.245MbpsB.979Mbps C.1958MbpsD.7834Mbps''2011 年计算机组成原理真题12下列选项中，描述浮点数操作速度指标的是AMIPSBCPICIPCDMFLOPS解答：D。MFLOPS 表示每秒百万次运算。13float 型数据通常用 IEEE 754 单精度浮点数格式表示。若编译器将 float 型变量 x 分配在 一个 32 位浮点寄存器 FR1 中，且 x=-8.25，则 FR1 的 内容是AC104 0000HBC242 0000HCC184 0000HDC1C2 0000H解答：A。x 的二进制表示为-1000.01-1.000 01×211 根据 IEEE754 标准隐 藏最高位的 “1” ，又 E-127=3，所以 E=130=1000 0010（2）数据存储为 1 位 数符+8 位阶码（含阶符）+23 位 尾数。故 FR1 内容为 1 10000 0010 0000 10000 0000 0000 0000 000 即 1100 0001 0000 0100 0000 0000 0000 0000， 即 C104000H14下列各类存储器中，不采用随机存取方式的是AEPROMBCDROMCDRAMDSRAM解答：B。光盘采用顺序存取方式。15某计算机存储器按字节编址主存地址空间大小为 64MB 现用 4M×8 位的 RAM 芯片组成 32MB 的主存储器，则存储器地址寄存器 MAR 的位数至少是A22 位B23 位C25 位D26 位 解答：D。64MB 的主存地址空间，故而 MAR 的寻址范围是 64M，故而是 26 位。 而实际的主存的空间不能代表 MAR 的位数。16偏移寻址通过将某个寄存器内容与一个形式地址相加而生成有效地址。下 列寻址方式中， 不属于偏移寻址方式的是A间接寻址B基址寻址C相对寻址D变址寻址 解答：A。间接寻址不需要寄存器，EA=(A)。基址寻址：EA=A+基址寄存器内同； 相对寻址：EAA+PC 内容；变址寻址：EAA+变址寄存器内容。17某机器有一个标志寄存器，其中有进位/借位标志 CF、零标志 ZF、符号标志 SF 和溢出标 志 OF，条件转移指令 bgt（无符号整数比较大于时转移）的转移条件是解答：C。无符号整数比较，如 A>B，则 A-B 无进位/借位，也不为 0。故而 CF''和 ZF 均为 0。18下列给出的指令系统特点中，有利于实现指令流水线的是. 指令格式规整且长度一致指令和数据按边界对齐存放 只有 Load/Store 指令才能对操作数进行存储访问A仅、B仅、C仅、D、 解答：D。指令定长、对齐、仅 Load/Store 指令访存，以上三个都是 RISC 的特 征。均能够有效的简化流水线的复杂度。19假定不采用 Cache 和指令预取技术，且机器处于“开中断”状态，则在下 列有关指令执 行的叙述中，错误的是A每个指令周期中 CPU 都至少访问内存一次 B每个指令周期一定大于或等于一个 CPU 时钟周期 C空操作指令的指令周期中任何寄存器的内容都不会被改变 D当前程序在每条指令执行结束时都可能被外部中断打断 20在系统总线的数据线上，不可能传输的是A指令B操作数 C握手（应答）信号D中断类型号 解答：C。握手（应答）信号在通信总线上传输。21某计算机有五级中断 L4L0，中断屏蔽字为 M4M3M2M1M0，Mi=1（0i4） 表示对 Li 级中断 进行屏蔽。若中断响应优先级从高到低的顺序是L4L0L2L1L3 ，则 L1 的中断处理程序中设置的中断屏蔽字是A11110B01101C00011D01010解答：D。高等级置 0 表示可被中断，比该等级低的置 1 表示不可被中断。22某计算机处理器主频为 50MHz，采用定时查询方式控制设备 A 的 I/O，查询 程序运行一次 所用的时钟周期数至少为 500。在设备 A 工作期间，为保证数据 不丢失，每秒需对其查询 至少 200 次，则 CPU 用于设备 A 的 I/O 的时间占整个 CPU 时间的百分比至少是A0.02%B0.05%C0.20%D0.50%''解答：C。每秒 200 次查询，每次 500 个周期，则每秒最少 200×50010 0000 个周期，100000÷50M=0.20%。2012 年计算机组成原理真题12假定基准程序 A 在某计算机上的运行时间为 100 秒，其中 90 秒为 CPU 时间，其余为 I/O 时间。若 CPU 速度提高 50%，I/O 速度不变，则运行基准 程序 A 所耗费的时间是A. 55 秒 B. 60 秒 C. 65 秒 D. 70 秒13假定编译器规定 int 和 short 类型长度占 32 位和 16 位，执行下列 C 语言语句unsigned short x = 65530;unsigned int y = x;得到 y 的机器数为A. 0000 7FFA B. 0000 FFFA C. FFFF 7FFA D. FFFF FFFA14float 类型（即 IEEE754 单精度浮点数格式）能表示的最大正整数是A. 2126-2103 B. 2127-2104 C. 2127-2103 D.2128-210415某计算机存储器按字节编址，采用小端方式存放数据。假定编译器规定 int 和 short 型长度分别为 32 位和 16 位，并且数据按边界对齐存储。某 C 语言 程序段如下：struct int a; char b; short c; record; record.a=273;若 record 变量的首地址为 0Xc008，则低至 0Xc008 中内容及 record.c 的地址 分别为A. 0x00、0xC00D B. 0x00、0xC00E C. 0x11、0xC00 D. 0x11、0xC00E''16下列关于闪存（Flash Memory）的叙述中，错误的是A. 信息可读可写，并且读、写速度一样快B. 存储元由 MOS 管组成，是一种半导体存储器C. 掉电后信息不丢失，是一种非易失性存储器D. 采用随机访问方式，可替代计算机外部存储器17假设某计算机按字编址，Cache 有 4 个行，Cache 和主存之间交换的块为 1 个字。 。若 Cache 的内容初始为空, 采用 2 路组相联映射方式和 LRU 替换 算法。当访问的主存地址依次为 0,4,8,2,0,6,8,6,4,8 时，命中 Cache 的次数是A. 1 B. 2 C. 3 D. 418某计算机的控制器采用微程序控制方式，微指令中的操作控制字段采用字 段直接编码法，共有 33 个微命令，构成 5 个互斥类，分别包含 7、3、12、5 和 6 个微命令，则操作控制字段至少有A. 5 位 B. 6 位 C.15 位 D. 33 位''19某同步总线的时钟频率为 100MHz，宽度为 32 位，地址/数据线复用，每 传送一次地址或者数据占用一个时钟周期。若该总线支持突发（猝发）传输方 式，则一次“主存写”总线事务传输 128 位数据所需要的时间至少是A. 20ns B. 40ns C. 50ns D. 80ns20下列关于 USB 总线特性的描述中，错误的是A. 可实现外设的即插即用和热拔插 B. 可通过级联方式连接多台外设C. 是一种通信总线，连接不同外设 D. 同时可传输 2 位数据，数据传输率高21下列选项中，在 I/O 总线的数据线上传输的信息包括I. I/O 接口中的命令字 II. I/O 接口中的状态字 III.中断类型号A. 仅 I、II B. 仅 I、III C. 仅 II、III D. I、II、III22响应外部中断的过程中，中断隐指令完成的操作，除保护断点外，还包括I. 关中断 II.保存通用寄存器的内容 III.形成中断服务程序入口地址并送 PCA. 仅 I、II B. 仅 I、III C. 仅 II、III D. I、II、II2013 年计算机组成原理真题12. 某计算机主频为 1.2 GHz，其指令分为 4 类，它们在基准程序中所占比例 及 CPI 如下表所示''指令类型所占比例CPIA50%2B20%3C10%4D20%5该机的 MIPS 数是 A. 100 B. 200 C. 400 D. 60012. C 解析：基准程序的 CPI=2*0.5+3*0.2+4*0.1+5*0.2=3 ，计算机的主频为 1.2GHa，为 1200MHz，该机器的是 MIPS 为 1200/3=400。13. 某数采用 IEEE 754 单精度浮点数格式表示为 C640 0000H，则该数的值是A. -1.5×213 B. -1.5×212 C. -0.5x×213 D. -0.5×21213. A 解析：IEEE 754 单精度浮点数格式为 C640 0000H，二进制格式为1100 0110 0100 0000 0000 0000 0000 0000，转换为标准的格式为：因此，浮点数的值为-1.5×21314. 某字长为 8 位的计算机中，已知整型变量 x、y 的机器数分别为x补 =11110100，y补=10110000。若整型变量 z=2*x+y/2，则 z 的机器数为 A. 11000000 B. 00100100 C. 10101010 D. 溢出 14. A 解析：将 x 左移一位，y 右移一位，两个数的补码相加的机器数为1100000015. 用海明码对长度为 8 位的数据进行检/纠错时，若能纠正一位错。则校验位 数至少为A. 2 B. 3 C. 4 D. 5''16. 某计算机主存地址空间大小为 256 MB，按字节编址。虚拟地址空间大小 为 4 GB，采用页式存储管理，页面大小为 4 KB，TLB（快表）采用全相联映 射，有 4 个页表项，内容如下表所示。有效位标记页框号0FF180H0002H13FFF1H0035H002FF3H0351H103FFFH0153H则对虚拟地址 03FF F180H 进行虚实地址变换的结果是 A. 015 3180H B. 003 5180H C. TLB 缺失 D. 缺 页16. A 解析：虚拟地址为 03FF F180H，其中页号为 03FFFH，页内地址为 180H，根据题目中给出的页表项可知页标记为 03FFFH 所对应的页框号为 0153H，页框号与页内地址之和即为物理地址 015 3180 H。17. 假设变址寄存器 R 的内容为 1000H，指令中的形式地址为 2000 H；地址 1000H 中的内容为 2000H，地址 2000H 中的内容为 3000H，地址 3000 H 中的内 容为 4000H，则变址寻址方式下访问到的操作数是 A. 1000H B. 2000H C. 3000H D. 4000 H 17. D 解析：根据变址寻址的主要方法，变址寄存器的内容与形式地址的内容 相加之后，得到操作数的实际地址，根据实际地址访问内存，获取操作数 4000H。18. 某 CPU 主频为 1.03 GHz，采用 4 级指令流水线，每个流水段的执行需要 1 个时钟周期。假定 CPU 执行了 100 条指令，在其执行过程中，没有发生任何 流水线阻塞，此时流水线的吞吐率为A. 0.25×109条指令/秒 B. 0.97×109条指令/秒 ''C. 1.0×109条指令/秒 D. 1.03 ×109条指令/秒18. C 解析：采用 4 级流水执行 100 条指令，在执行过程中共用4+(100-1)=103 个时钟周期。CPU 的主频是 1.03 GHz，也就是说每秒钟有 1.03 G 个时钟周期。流水线的吞吐率为 1.03G*100/103=1.0*109条指令/秒。19. 下列选项中，用于设备和设备控制器（I/O 接口）之间互连的接口标准是 A. PCI B. USB C. AGP D. PCI-Express 19. B 解析：设备和设备控制器之间的接口是 USB 接口，其余选项不符合，答 案为 B。20. 下列选项中，用于提高 RAID 可靠性的措施有 I. 磁盘镜像 II. 条带化 III. 奇偶校验 IV. 增加 Cache 机 制 A.仅 I、II B. 仅 I、III C. 仅 I、III 和 IV D. 仅 II、III 和 IV20. B 解析：能够提高 RAID 可靠性的措施主要是对磁盘进行镜像处理和进行奇 偶校验。其余选项不符合条件。21. 某磁盘的转速为 10 000 转/分，平均寻道时间是 6 ms，磁盘传输速率是 20 MB/s，磁盘控制器延迟为 0.2 ms，读取一个 4 KB 的扇区所需的平均时间 约为 A. 9 ms B. 9.4 ms C. 12 ms D. 12.4 ms 21. B 解析：磁盘转速是 10 000 转/分钟，平均转一转的时间是 6 ms，因此 平均查询扇区的时间是 3 ms，平均寻道时间是 6 ms，读取 4 KB 扇区信息的时 间为 0.2 ms，信息延迟的时间为 0.2 ms，总时间为 3+6+0.2+0.2=9.4 ms。22. 下列关于中断 I/O 方式和 DMA 方式比较的叙述中，错误的是 A. 中断 I/O 方式请求的是 CPU 处理时间，DMA 方式请求的是总线使用权 B. 中断响应发生在一条指令执行结束后，DMA 响应发生在一个总线事务完成 后 C. 中断 I/O 方式下数据传送通过软件完成，DMA 方式下数据传送由硬件完成D. 中断 I/O 方式适用于所有外部设备，DMA 方式仅适用于快速外部设备22. D 解析：中断处理方式：在 I/O 设备输入每个数据的过程中，由于无需 CPU 干预，因而可使 CPU 与 I/O 设备并行工作。仅当输完一个数据时，才需 CPU 花费极短的时间去做些中断处理。因此中断申请使用的是 CPU 处理时间，发生 的时间是在一条指令执行结束之后，数据是在软件的控制下完成传送。而 DMA 方式与之不同。DMA 方式：数据传输的基本单位是数据块，即在 CPU 与 I/O 设''备之间，每次传送至少一个数据块；DMA 方式每次申请的是总线的使用权，所 传送的数据是从设备直接送入内存的，或者相反；仅在传送一个或多个数据块 的开始和结束时，才需 CPU 干预，整块数据的传送是在控制器的控制下完成的。 答案 D 的说法不正确。2014 年计算机组成原理真题12程序 P 在机器 M 上的执行时间是 20 秒，编译优化后，P 执行的指令数减少到原来 的 70%，而 CPI 增加到原来的 1.2 倍，则 P 在 M 上的执行时间是 。A8.4 秒B11.7 秒C14 秒D16.8 秒解：不妨设原来指令条数为 x，那么原 CPI 就为 20/x，经过编译优化后，指令条数减少 到原来的 70%，即指令条数为 0.7x，而 CPI 增加到原来的 1.2 倍，即 24/x，那么现在 P 在 M 上的执行时间就为指令条数*CPI=0.7x*24/x=24*0.7=16.8 秒，选 D。13若 x=103，y=-25，则下列表达式采用 8 位定点补码运算实现时，会发生溢出的 是 。Ax+yB-x+yCx-yD-x-y解：8 位定点补码表示的数据范围为-128127，若运算结果超出这个范围则会溢出，A 选项 x+y=103-25=78，符合范围，A 排除；B 选项-x+y=-103-25=-128，符合范围，B 排除； D 选项-x-y=-103+25=-78，符合范围，D 排除；C 选项 x-y=103+25=128，超过了 127，选 C。该题也可按照二进制写出两个数进行运算观察运算的进位信息得到结果， 不过这种方法 更为麻烦和耗时，在实际考试中并不推荐。14float 型数据据常用 IEEE754 单精度浮点格式表示。假设两个 float 型变量 x 和 y 分 别存放在 32 位寄存器 f1 和 f2 中，若(f1)=CC90 0000H，(f2)=B0C0 0000H，则 x 和 y 之间的 关系为 。Axy 且符号相同Dx>y 且符号不同解(f1)和(f2)对应的二进制分别是(110011001001)2 和(101100001100)2，根据 IEEE754 浮点数标准，可知(f1)的数符为 1，阶码为 10011001，尾数为 1.001，而(f2)的数符 为 1，阶码为 01100001，尾数为 1.1，则可知两数均为负数，符号相同，B、D 排除，(f1)的 绝对值为 1.001×226，(f2)的绝对值为 1.1×2-30，则(f1)的绝对值比(f2)的绝对值大，而符号为 负，真值大小相反，即(f1)的真值比(f2)的真值小，即 ''x<y，选 A。此题还有更为简便的算法，(f1)与(f2)的前 4 位为 1100 与 1011,可以看出两数均为负数， 而阶码用移码表示，两数的阶码头三位分别为 100 和 011，可知(f1)的阶码大于(f2)的阶码， 又因为是 IEEE754 规格化的数， 尾数部分均为 1.xxx，则阶码大的数，真值的绝对值必然大， 可知(f1)真值的绝对值大于(f2)真值的绝对值，因为都为负数，则(f1)<(f2)，即 x<y。15某容量为 256MB 的存储器由若干 4M×8 位的 DRAM 芯片构成，该 DRAM 芯片的 地址引脚和数据引脚总数是 。A19B22C30D36解4M×8 位的芯片数据线应为 8 根，地址线应为 log24M=22 根，而 DRAM 采用地址 复用技术，地址线是原来的 1/2，且地址信号分行、列两次传送。地址线数为 22/2=11 根，所以地址引脚与数据引脚的总数为11+8=19 根，选A。此题需要注意的是 DRAM 是采用传两次地址的策略的，所以地址线为正常的一半，这 是很多考生容易忽略的地方此题需要注意的是 DRAM 是采用传两次地址的策略的，所以地址线为正常的一半，这 是很多考生容易忽略的地方。采用指令Cache 与数据Cache 分离的主要目的是 。 A降低Cache 的缺失损失B提高Cache 的命中率 C降低CPU 平均访存时间D减少指令流水线资源冲突解把指令Cache 与数据Cache 分离后，取指和取数分别到不同的Cache 中寻找，那么 指令流水线中取指部分和取数部分就可以很好的避免冲突，即减少了指令流水线的冲突。17 某计算机有 16 个通用寄存器， 采用 32 位定长指令字， 操作码字段 （含寻址方式位）为 8 位，Store 指令的源操作数和目的操作数分别采用寄存器直接寻址和基址寻址方式。若 基址寄存器可使用任一通用寄存器，且偏移量用补码表示，则 Store 指令中偏移量的取值范 围是 。A-32768 +32767B-32767 +32768C-65536 +65535D-65535 +65536解采用 32 位定长指令字，其中操作码为 8 位，两个地址码一共占用 32-8=24 位，而 Store 指令的源操作数和目的操作数分别采用寄存器直接寻址和基址寻址， 机器中共有 16 个 通用寄存器，则寻址一个寄存器需要 log216=4 位，源操作数中的寄存器直接寻址用掉 4 位， 而目的操作数采用基址寻址也要指定一个寄存器，同样用掉 4 位，则留给偏移址的位数为24-4-4=16 位，而偏移址用补码表示，16 位补码的表示范围为-32768+32767，''选 A。18某计算机采用微程序控制器，共有 32 条指令，公共的取指令微程序包含 2 条微指 令，各指令对应的微程序平均由 4 条微指令组成，采用断定法（下地址字段法）确定下条微指令地址，则微指令中下址字段的位数至少 是。A5B6C8D9解计算机共有 32 条指令，各个指令对应的微程序平均为 4 条，则指令对应的微指令 为 32*4=128 条，而公共微指令还有 2 条，整个系统中微指令的条数一共为 128+2=130 条，所以需要log2130=8 位才能寻址到 130 条微指令，答案选 C。19某同步总线采用数据线和地址线复用方式，其中地址/数据线有 32 根，总线时钟频率为 66MHz，每个时钟周期传送两次数据(上升沿和下降沿各传送一次数据)， 该总线的最大 数据传输率(总线带宽)是 。A132 MB/sB264 MB/sC528 MB/sD1056 MB/s解数据线有 32 根也就是一次可以传送 32bit/8=4B 的数据，66MHz 意味着有 66M 个 时 钟 周 期 ， 而 每 个 时 钟 周 期 传 送 两 次 数 据 ， 可 知 总 线 每 秒 传 送 的 最 大 数 据 量 为66M× 2×4B=528MB，所以总线的最大数据传输率为 528MB/s，选 C。20一次总线事务中，主设备只需给出一个首地址，从设备就能从首地址开始的若干连 续单元读出或写入多个数据。这种总线事务方式称为 。A并行传输B串行传输C突发传输D同步传输解猝发(突发)传输是在一个总线周期中，可以传输多个存储地址连续的数据，即一次 传输一个地址和一批地址连续的数据， 并行传输是在传输中有多个数据位同时在设备之间进 行的传输， 串行传输是指数据的二进制代码在一条物理信道上以位为单位按时间顺序逐位传 输的方式，同步传输是指传输过程由统一的时钟控制，选 C。''21下列有关 I/O 接口的叙述中，错误的是 。A状态端口和控制端口可以合用同一个寄存器 BI/O 接口中 CPU 可访问的寄存器称为 I/O 端口 C采用独立编址方式时，I/O 端口地址和主存地址可能相同 D采用统一编址方式时，CPU 不能用访存指令访问 I/O 端口解采用统一编址时，CPU 访存和访问 I/O 端口用的是一样的指令，所以访存指令可以访问 I/O 端口，D 选项错误，其他三个选项均为正确陈述，选 D。22若某设备中断请求的响应和处理时间为 100ns，每 400ns 发出一次中断请求，中断 响应所允许的最长延迟时间为 50ns，则在该设备持续工作过程中，CPU 用于该设备的 I/O 时间占整个 CPU 时间的百分比至少是 。A12.5%B25%C37.5%D50%解每 400ns 发出一次中断请求，而响应和处理时间为 100ns，其中容许的延迟为干扰 信息，因为在 50ns 内，无论怎么延迟，每 400ns 还是要花费 100ns 处理中断的，所以该设 备的 I/O 时间占整个 CPU 时间的百分比为 100ns/400ns=25%，选 B。