半导体工艺要点.docx

1、什么是集成电路半导体工艺要点(完整)半导体工艺要点(精)通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，依据确定的电路互连， “集成”在一块半导体单晶片如硅或砷化镓上，封装在一个外壳内，执行特定电路或系统功能2、集成电路设计与制造的主要流程框架设计-掩模板-芯片制造芯片功能检测封装测试3、集成电路进展的特点特征尺寸越来越小 硅圆片尺寸越来越大芯片集成度越来越大时钟速度越来越高电源电压/单位功耗越来越低布线层数/I/0 引脚越来越多4、摩尔定律集成电路芯片的集成度每三年提高 4 倍,而加工特征尺寸多晶硅栅长)缩小 2 倍，这就是摩尔定5、集成电路分类6、半导体公司中芯国际集成电路制造SMIC 上海华虹集团上海先进半导体制造台积电上海上海宏力半导体制造TI 美国德州仪器7、直拉法生长单晶硅直拉法法是在盛有熔硅或锗的坩埚内，引入籽晶作为非均匀晶核，然后把握温度场，将籽晶旋转并缓慢向上提拉，晶体便在籽晶下按籽晶的方向长大。1。籽晶熔接： 加大加热功率，使多晶硅完全熔化,并挥发确定时间后，将籽晶下降与液面接近,使籽晶预热几分钟,俗称“烤晶“，以除去外表挥发性杂质同时可削减热冲击2.引晶和缩颈：当温度稳定时，可将籽晶与熔体接触。此时要把握好温度，当籽晶与熔体液面接触,浸润良 好时,可开头缓慢提拉,随着籽晶上升硅在籽晶头部结晶，这一步骤叫“引晶”，又称“下种”。“缩颈”是指 在引晶后略为降低温度，提高拉速，拉一段直径比籽晶细的局部。其目的是排解接触不良引起的多晶和尽量消退籽晶内原有位错的延长.颈一般要长于 20mm(完整)半导体工艺要点(精) 3。放肩:缩颈工艺完成后，略降低温度，让晶体渐渐长大到所需的直径为止。这称为“放肩”。在放肩时可判别晶体是否是单晶，否则要将其熔掉重引晶.单晶体外形上的特征棱的消灭可帮助我们判别,<111>方向应有对称三条棱,<100方向有对称的四条棱.4。等径生长：当晶体直径到达所需尺寸后，提高拉速，使晶体直径不再增大，称为收肩。收肩后保持晶体直径不变，就是等径生长.此时要严格把握温度和拉速不变。5.收晶：晶体生长所需长度后，拉速不变，上升熔体温度或熔体温度不变,加快拉速，使晶体脱离熔体液面。8、直拉法的两个主要参数：拉伸速率，晶体旋转速率悬浮区熔法倒角是使晶圆边缘圆滑的机械工艺9、外延层的作用EpitaxyPurpose1、Barrier layer for bipolar transistor2、Reduce collector resistance while keep high breakdown voltage.3、Improve device performance for CMOS and DRAM because much lower oxygen， 4、carbon concentration than the wafer crystalEpitaxy application,bipolar transistorEpitaxy application, CMOS10、气相外延(CVD)：在气相状态下，将半导体材料淀积在单晶片上，使它沿着单晶片的结晶轴方向生长出一层(完整)半导体工艺要点(精)厚度和电阻率符合要求的单晶层,这一工艺称为气相外延液相外延(LCD是将溶质放入溶剂,并在确定温度下成为均匀溶液，然后使溶液在衬底上渐渐冷却，当超过 饱和点后，便有固体析出，而进展晶体生长.以 GaAs 为例，是以 Ga 为溶剂，As 为溶质溶解成溶液,布在衬底上，使之缓慢冷却，当溶液超过 饱和点时，衬底上 便析出 GaAs 而生成晶体。金属有机物气相沉积MOCVD :承受族，族元素的有机化合物和族,族元素的氢化物作为晶体生长的源材料,以热分解的方式在衬底上进展外延生长的方法分子束外延MBE:在超高真空条件下，用分子束输运生长源进展外延生长的方法化学束外延CBE: 用气态源进展MBE 生长的方法蒸发evaporation:在真空中，通过加热使金属、合金或化合物蒸发,然后分散在器件外表上的方法溅射Sputtering:利用高速正离子轰击靶材(阴极，使靶材外表原子以确定能量逸出，然后在器件外表沉积的过硅外延生长1。外延不同的分类方法以及每种分类所包括的种类按外延层性质:同质外延，异质外延按电阻率：正外延，反外延按生长方法：直接外延，间接外延按相变过程：气相，液相,固相外延2.硅气相外延分类，硅气相外延原料SiH4， SiH2CL2，直接分解 SiHCL3,SiCL4，H2(氢复原法3。用 SiCL4 外延硅的原理以及影响硅外延生长的因素以及优点根本原理：SiCL4+2H2=Si+4HCLSiCL4 浓度,温度,气流速度,衬底晶向在电阻率极低的衬底上生长一层高电阻率外延层，器件制做在外延层上， 高电阻的外延层保证管子有高的击穿电压,低电阻率的衬底又降低了基片的电阻,降低了饱和压降， 4.硅的异质外延有哪两种在蓝宝石，尖晶石衬底上的SOSSilicon On Sapphire， Silicon On Spinel外延生长在绝缘衬底上进展的SOISilicon On Insulator)外延生长5. 什么是同质外延，异质外延，直接外延，间接外延同质外延；衬底与外延层是同种材料异质外延；衬底与外延层是不同材料直接外延;用物理方法加热，电场,离子轰击将生长材料沉淀到衬底外表间接外延；用化学反响在衬底上沉淀外延层6。什么是自掺杂?外掺杂？抑制自掺杂的途径有哪些自掺杂:在外延生长过程中，衬底中的杂质进入气相中,再次掺入外延层的现象外掺杂：杂质不是来源于衬底，由人为把握的掺杂方式途径；削减杂质从衬底溢出承受减压生长技术外延的定义Sio2 做掩埋层的缘由，杂质在sio2 中集中速率远远小于在si 中的集中速率液相外延是将溶质放入溶剂，并在确定温度下成为均匀溶液，然后使溶液在衬底上渐渐冷却，当超过 饱和点后，便有固体析出，而进展晶体生长。以GaAs 为例，是以Ga 为溶剂，As 为溶质溶解成溶液,布在衬底上， 使之缓慢冷却，当溶液超过 饱和点时，衬底上 便析出 GaAs 而生成晶体。介电强度衡量材料耐压力气大小的，单位是V/cm,表示单位厚度的 SiO2 所能承受的最大击穿电压介电常数，高 K，低K(完整)半导体工艺要点(精) 高 K:MOS 器件中电介质要求具有较大的介电常数，栅氧化层电容要大,1、减小电容器的体积和重量 2、增大电荷容量提高电学性能低 K:器件和衬底间的寄生电容要小SiO2 在集成电路制造中的用途1. 集中，离子注入的有时与光刻胶、Si3N4 层一起使用 掩蔽层阻挡,屏蔽层不准确2. 器件外表保护和钝化层3。MOS 器件的组成局部栅介质4.电容介质5。器件隔离用的绝缘层6。多层布线间的绝缘层Gate oxide and capacitor dielectric in MOS devices Isolation of individual devices (STI)Masking against implantation and diffusion Passivation of silicon surface集成电路的隔离有 PN 结隔离和介质隔离两种，SiO2 用于介质隔离。，漏电流小,岛与岛之间的隔离电压大， 寄生电容小STI(Shallow Trench Isolation)热氧化分为干氧氧化、湿氧氧化、水气氧化以及掺氯氧化、氢氧合成等(完整)半导体工艺要点(精)热氧化化学反响虽然格外简洁，但氧化机理并非如此，由于一旦在硅外表有二氧化硅生成,它将阻挡 O 原子与 Si 原子直接接触，所以其后的连续氧化是 O 原子通过集中穿过已生成的二氧化硅层,向 Si 一侧运动到达界面进展反响而增厚的通过确定的理论分析可知，在初始阶段氧化层厚度(X与时间t是线性关系,而后变成抛物线关系。通常来说，小于 1000 埃的氧化受控于线性机理。这是大多数 MOS 栅极氧化的范围。无论是干氧或者湿氧工艺，二氧化硅的生长都要消耗硅，如以下图.硅消耗的厚度占氧化总厚度的 0。44， 这就意味着每生长 1µ m 的氧化物，就有 0。44µ m 的硅消耗干、湿氧化略有差异。快速退火技术(RTP 技术 Rapid Thermal Processing优点：1。杂质浓度不变,并 100激活。0.44ddSiOox2Si氧化oxSi2。残留晶格缺陷少,均匀性和重复性好。3. 加工效率高,可(达a)氧2化00前3的0硅0 片片/h。4。设备简洁，本钱低.(b) 氧化后的硅片5.温度较高1200,升温速度较快75200 /sec)6。掺杂物的集中最小化快速加热工艺主要是用在离子注入后的退火，目的是消退由于注入带来的晶格损伤和缺陷目前的栅氧化层厚度或许在 3nm 左右退火Annealing实际上这个工艺主要是针对离子注入的原 理：利用热能Thermal Energy，将物体内产生内应力的一些缺陷加以消退。所施加的能量将增加晶格原子及缺陷在物体内的振动及集中，使得原子的排列得以重整离子注入过程是一个非平衡过程,高能离子进入靶后不断与原子核及其核外电子碰撞，逐步损失能量，最终停下来。停下来的位置是随机的,一局部不在晶格上，因而没有电活性 ，需要退火激活不在晶格位置而在晶格间隙的杂质离子；同时修复晶格注入损伤主要的退火制程有：1。后离子注入Post Ion Implantation； 2。金属硅化物Silicide的退火。主要硅化金属材料有：WSix， TiSi2用于 Salicide 制程， MoSi2, CoSi2 等。(完整)半导体工艺要点(精)退火后,金属硅化物电阻率可降到只有原来的 10。3.BPSG硼磷硅玻璃(Boro phospho silicate Glass)二氧化硅原有的有序网络构造由于硼磷杂质(B2O3，P2O5的参与而变得疏松,在高温条件下某种程度上具有像液体一样的流淌力气Reflow。因此 BPSG 薄膜具有卓越的填孔力气，并且能够提高整个硅片外表的平坦化，从而为光刻及后道工艺供给更大的工艺范围4。SOGSpin-On Glass)旋涂式玻璃1。局部氧化隔离法隔离LOCOS-local oxidation of silicon)传统的 0.25 m 工艺以上的器件隔离方法是硅的局部氧化。它利用了氧在 Si3N4 中集中格外缓慢的性质，从而使得被氮化硅掩盖的硅层在氧化过程中极难生成氧化物。氮化硅将作为氧化物阻挡层保持不变杂质在氮化硅中的集中系数小于在二氧化硅中的衬垫氧化层的作用1 缓冲氮化硅的高应力张力2 预防应力产生硅的缺陷鸟嘴效应对工艺的影响1 二氧化硅内部的横向集中引起的2 在氮化硅层下生长3 鸟嘴”区属于无用的过渡区，既不能作为隔离区，也不能作为器件区，铺张很多硅外表区域，这对提高集成电路中的集成度极其不利4 局域氧化层的高度对后道工艺中的平坦化也不利,影响光刻制程和薄膜沉积抑制鸟嘴效应,最普遍的方法就是多晶硅缓冲 PBLpoly buffered LOCOS)制程。(完整)半导体工艺要点(精) 使用一层多晶硅500A来缓冲氮化硅的应力，这样,衬垫氧化层的厚度就能从大约 500减小到 100A，这样就可以大大削减氧化物的侵入。2。浅沟槽隔离STI-Shallow trench isolation)浅沟槽隔离(STI是一种全的器件隔离方法，它可以在全平坦化的条件下使“鸟嘴“区宽度接近于零，目前已成为 0.25m 以下集成电路生产过程中的标准器件隔离技术STI 技术中的主要绝缘材料是淀积氧化物先進的 STI ： 使用高密度電漿 CVD 沉積 USGUn-doped Silicate Glass非掺杂硅酸盐玻璃,减小了横向集中掺杂工艺：热集中法掺杂diffusion 离子注入法掺杂(ion implant)横向集中直接影响了结电容，当使用较小的图形尺寸时，集中掺杂会造成相邻接面短路热集中通常分三个步骤进展：1 预淀积predeposition)也称预集中目的是为了把握杂质总量,即形成一层较薄但具有较高浓度的杂质层2 推动drive in)也称主集中，或叫再分布目的为了把握外表浓度和集中深度3 激活activation略微上升温度，使杂质原子与晶格中的硅原子键合.此过程激活了杂质原子,转变了硅的电导率集中参数测量主要指集中薄层电阻、集中结深的测量集中薄层电阻，又称方块电阻，数值反响出硅中所掺杂质总量1. 方块电阻定义:假设集中薄层为一正方形,其长度边长都等于L,厚度就是集中薄层的深度结深)，在单位方块中，电流从一侧面流向另一侧面所呈现的电阻值,就称为薄层电阻,又称方块电阻，单位是 W/依据 RL/S，得 RS= L/Lxj= /xj方块电阻与方块的尺寸无关，仅与集中结深(集中薄层的深度:集中形成的 pn 结的深度)xj 及杂质浓度有关薄层电阻的大小直接反映了集中入硅内部的净杂质总量，方块电阻越小，掺杂的杂质总量越大;方块电阻越大，掺杂的(完整)半导体工艺要点(精)杂质总量越小q 电荷，m 载流子迁移率，n 载流子浓度，Q：从外表到结边界这一方块薄层中，单位面积上杂质总量假定杂质全部电离，载流子浓度 = 杂质浓度 n = N则：一般用四探针法测出方块电阻 Rs sheet Resistance,结深的计算1、衬底杂质浓度 NB2、外表杂质浓度 Ns3、集中时间 t4、集中系数 D在集成电路中金属薄膜主要用于1。欧姆接触Ohmic Contact2。肖特基接触(Schottky Barrier Contact 3。低阻栅电极Gate Electrode4。器件间互联(interconnect接触孔contact:指硅芯片内的器件与第一层金属层之间在硅外表的连接互连线(interconnect：由导电材料，(如铝，多晶硅或铜制成的连线将电信号传输到芯片的不同局部通孔via：通过各种介质层从某一金属层到相邻的另一金属层形成电通路的开口“填充薄膜”:是指用金属薄膜填充通孔,以便在两金属层之间形成电连接。层间介质ILD：Inner LayerDielectric ：是绝缘材料,它分别了金属之间的电连接。ILD 一旦被淀积，(完整)半导体工艺要点(精) 便被光刻刻蚀成图形，以便为各金属层之间形成通路。用金属通常是钨 W填充通孔，形成通孔填充薄膜金属层和硅衬底的接触，既可以形成整流接触，也可以形成欧姆接触,主要取决于半导体的掺杂浓度及金 半接触的势垒高度金属/半导体的两种接触类型:欧姆接触 Ohmic Contact ：具有线性和对称的 VI 特性，电路特性较好，且接触电阻很小;重掺杂肖特基接触 SchottkyContact ：相当于抱负的二极管;轻掺杂金属和硅接触的问题1。尖峰现象”spiking” problems硅不均匀溶解到 Al 中，并向 Al 中集中，硅片中留下空洞 ，Al 填充到空洞,引起短路解决方法1 在 Al 中掺入 1-2 Si 以满足溶解性2 利用集中阻挡层 Diffusion Barrier ，常用集中阻挡层:TiN， TiW,较好的方法是承受阻挡层, Ti 或 TiSi2 有好的接触和黏附性,TiN 可作为阻挡层2 铝的电迁移当直流电流流过金属薄膜时，导电电子与金属离子将发生动量交换，使金属离子沿电子流的方向迁移，这种现象称为金属电迁移后果：电迁移会使金属离子在阳极端积存，形成小丘或晶须，造成电极间短路，在阴极端由于金属空位的积聚而形成空洞，导致电路开路解决方法：1 承受 Al-Cu 或 AlSi-Cu硅 1.22，铜 24)合金。2 铜原子在多晶状 Al 的晶粒边界处分凝，阻挡 Al 原子沿晶粒边界的运动。3 优化幅员设计,降低电流密度由于 ULSI 组件密度的增加，互连电阻和寄生电容也会随之增加，从而降低了信号的传播速度。减小互连电阻可通过用铜取代铝作为根本的导电金属而实现。对于亚微米的线宽，需要低K 值层间介质(ILD)。通过降低介电常数来削减寄生电容IC 互连金属化引入铜的优点1。电阻率的减小:互连金属线的电阻率减小可以削减信号的延迟,增加芯片速度.2. 功耗的削减：减小了电阻,降低了功耗。3。更高的集成密度：更窄的线宽，允许更高密度的电路集成,这意味着需要更少的金属层.(完整)半导体工艺要点(精)4.良好的抗电迁移性能:铜不需要考虑电迁徒问题。5。更少的工艺步骤：用大马士革方法处理铜具有削减工艺步骤 20 to 30 的潜力用铜作为半导体互连主要涉及三个方面的挑战1。铜快速集中进氧化硅和硅，一旦进入器件的有源区,将会损坏器件.2。应用常规的等离子体刻蚀工艺，铜不能简洁形成图形。干法刻蚀铜时，在它的化学反响期间不产生挥发性的副产物，而这对于经济的干法刻蚀是必不行少的。3.低温下200)空气中，铜很快被氧化,而且不会形成保护层阻挡铜进一步氧化Polycide 和 Salicide 则是分别指对着不同的形成 Silicide 的工艺流程Silicide 就是金属硅化物，硅化物是一种具有热稳定性的金属化合物,并且在硅/难熔金属的分界面具有低的电阻率.在硅片制造业中，难熔金属硅化物是格外重要的，由于为了提高芯片性能，需要减小很多源漏和栅区硅接触的电阻。在铝互连技术中，钛和钴是用于接触的一般难熔金属.什么叫做 polycide 和 Salicide 构造及工艺？他们的优点是什么？如何实现？ Polycide 一般是由 silicide 和 poly si 组成的多晶硅化物。优点在于：低的电阻，热稳定性好,好的化学稳定性,能与硅形成均匀全都的界面。实现：1. 多晶硅的沉积和掺杂，PVD 或者 CVD 沉积.2. 金属硅化物沉积,PVD 或者 CVD 沉积。3。热退火。4. 栅掩模光刻5. RIE 刻蚀6。 S/D 离子注入SalicideSelf Aligned Silicide是自对准硅化物的简称。由于在优化超大规模集成电路的性能方面，需要进一步按比列缩小器件的尺寸,因此在源/漏和第一金属层之间电接触的面积是很小的。这个小的接触面积将导致接触电阻增加。一个可供给稳定接触构造、减小源 /漏区接触电阻的工艺被称为自对准硅化物技术。它能很好地与露出的源、漏以及多晶硅栅的硅对准.很多芯片的性能问题取决于自对准硅化物的形成Salicide: 它的生成比较简洁，先是完成栅刻蚀及源漏注入以后,以溅射的方式在 POLY 上淀积一层金属层一般为 Ti，Co 或 Ni,然后进展第一次快速升温退火处理(RTA，使多晶硅外表和淀积的金属发生反响，形成金属硅化物.依据退火温度设定，使得其他绝缘层 Nitride 或 Oxide上的淀积金属不能跟绝缘层反响产生不期望的硅化物，因此是一种自对准的过程does not require lithographic patterning processes).然后再用一种选择性强的湿法刻蚀NH4OH/H2O2/H20 或 H2SO4/H2O2 的混合液去除不需要的金属淀积层, 留下栅极及其他需要做硅化物的 salicide。(完整)半导体工艺要点(精)优点在于：1.自对准。2.s/d 区寄生电阻大大削减 3.栅层互联电阻削减,很好的界面，适合应用于短沟道器件。实现过程：1. 自对准多晶硅生成，。2. 绝缘介质沉积,RIE 刻蚀形成侧墙。3. S/D 区形成4. 磁控溅镀一层金属在整个晶片的外表5。低温快速热退火，使淀积的金属膜与源漏极的硅和栅极的多晶硅反响,而形成金属硅化物6。 未参与反响的金属用湿法刻蚀加以去除。7.高温快速热退火,形成高电导的金属硅化区polycide:降低栅极电阻 salicide：既能降低栅极电阻，又能降低源漏电阻Cu 的优势铜连线的电阻 R 比铝连线小。铜的电阻率为 1。7/cm，铝的电阻率为 3.1/cm 铜连线的寄生电容比铝连线小铜比铝有更低耐电迁移性能，能承受更高的温度铜连线 IC 制造本钱低铜连线的双镶嵌(dual damascene ) IC 工艺，比铝连线 IC 工艺削减了约 20一 30%的工序,特别是省略了腐蚀铝等难度较大的瓶颈工序铜互连所面临的问题1 铜的污染问题Cu 是半导体的深能级杂质，对半导体中的载流子具有强的陷阱效应Cu 在 SiO2 介质中的集中很快，从而使 SiO2 的介电性能严峻退化2Cu 引线的图形加工问题,大马士革构造与 CMP 技术相结合成功解决了 Cu 引线图形的加工问题3Cu 在空气和低温下200易氧化，不能形成保护层来阻挡自身的进一步被氧化和腐蚀电镀是完成铜互连线Cu 薄膜的沉积的主要工艺局部平坦化的特点是在确定范围的硅片外表上实现平坦化，主要技术为旋涂玻璃SOG法.SOG 是一种相当于 SiO2 的液相绝缘材料，通过类似涂胶的工艺,将其有效地填满凹槽以实现局部平坦化化学机械抛光法 CMPChemical-Mechanical Polishing)，是一种全面平坦化的技术Cu 的双大马士革工艺流程(Dualdamascene)由于 Cu 不简洁形成图形，粘附性不好,易氧化(完整)半导体工艺要点(精)1、氮化硅或二氧化硅淀积 2、通孔光刻 3、局部通孔光刻 4、沟槽光刻 5、籽晶沉淀 6、Cu 填充 8、Cu 的CMP半导体薄膜：Si，GaAs介质薄膜： SiO2, BPSG， Si3N4, 金属薄膜:Al， Cu对薄膜的要求1、Uniform thickness across wafer, and wafer to -wafer。每一硅片和硅片之间均匀性好2、Desired composition， low contaminates, good electrical and mechanical properties 。 组分正确，沾污少，电机械性能好3. Good step coverage (“conformal coverage”)台阶掩盖性好4. Good filling of spaces. 填充性好5. Planarized films . 平坦性好可以用深宽比来描述一个小间隙(如槽或孔深宽比定义为间隙的深度和宽度的比值高深宽比间隙难淀积均匀厚度的膜APCVD 示意图(完整)半导体工艺要点(精)LPCVDPCVD 或 PECVD：Plasma-enhanced CVD 等离子体增加化学气相淀积(PECVD)是指承受高频等离子体驱动的一种气相淀积技术,是一种射频辉光放电的物理过程和化学反响相结合的技术。该气相淀积的方法可以在格外低的衬底温度下淀积薄膜，例如在铝AL)上淀积 Si02.工艺上 PECVD 主要用于淀积绝缘层。PEVCD PECVD 通常是用来沉积 SiO2 与 Si3N4 等介电质薄膜(完整)半导体工艺要点(精)CVD 过程中使用等离子体的好处1. 更低的工艺温度 (250 450；应用范围广2. 对高的深宽比间隙有好的填充力气 用高密度等离子体;3. 淀积的膜对硅片有优良的黏附力气；4. 高的淀积速率；5。少的针孔和空洞，由于有高的膜密度；淀积 SiO2 的方法 硅烷法和 TEOS 法1、硅烷法：硅烷和氧反响2、TEOS 法 TEOS 是正硅酸乙脂.分子式为 Si(C2H5O 4,室温下是一种液体。可以直接分解生成 SiO2 层,用TEOS 分解法具有温度低，均匀性好，台阶掩盖优良、膜质量好等优点,另一种是通过 TEOS 与 O2/O3 反响，来得到 SiO2。Si(OC2 H54+O2SiO2 +副产物,产物平坦度很好， 但反响温度一般大于 600多晶硅的化学汽相淀积：利用多晶硅替代金属铝作为 MOS 器件的栅极是 MOS 集成电路技术的重大突破之一， 它比利用金属铝作为栅极的 MOS 器件性能得到很大提高，而且承受多晶硅栅技术可以实现源漏区自对准离子注入,使 MOS 集成电路的集成度得到很大提高硅化钨熔点高，稳定性好,电阻率低，主要应用在改善金属铝与硅之间的欧姆接触，以及 MOS 器件栅极局部的金属层,为降低电阻率，需要经过退火处理。BPSG 中 B 和 P 的作用(完整)半导体工艺要点(精)B:降低回流温度P：阻挡 Na 离子淀积金属技术：蒸发和溅射,溅射工艺主要用于溅射刻蚀和薄膜淀积两个方面通常可用光刻次数及所需掩模的个数来表示某生产工艺的难易程度光刻胶对大局部可见光敏感,对黄光不敏感。因此光刻通常在黄光室Yellow Room内进展光刻是一种图形复印和化学腐蚀相结合的周密外表加工技术。用照相复印的方法将掩模版上的图案转移到硅片外表的光刻胶上，以实现后续的有选择刻蚀或注入掺杂光刻把图形转移到光刻胶上， 刻蚀在晶圆上形成电路图形光刻的要求1高区分率(2高灵敏度3周密的套刻对准4)大尺寸硅片上的加工(5低缺陷现有 VLSI 工艺都承受正胶，由于它区分率高正胶：曝光前不行溶，曝光后可溶负胶：曝光前可溶，曝光后不行溶光刻胶由 4 种成分组成：树脂(聚合物材料感光剂，溶剂，添加剂减小反射之类的对负性胶，聚合物曝光后会由非聚合状态变为聚合状态。在大多数负性胶里面，聚合物是聚异戊二烯类型。是一种相互粘结的物质抗刻蚀的物质正性胶的根本聚合物是苯酚甲醛聚合物，也称为苯酚甲醛树脂光刻的根本步骤:1、气相成底膜处理增加涂胶的粘附性2、旋转涂胶(Spin-on PR CoatingPR-Photo-Resist 3、软烘(soft baking去除光刻胶中的溶剂4、对准和曝光Alignment)(Exposure 5。 曝光后烘烤PEB，Post Exposure Baking目的：促进光刻胶的化学反响，提高光刻胶的粘附性并削减驻波6、显影Development 显影液溶解局部光刻胶显影三个类型的问题：(完整)半导体工艺要点(精)7、坚膜烘焙后烘 Postbaking;硬烘 Hard Baking a。完全蒸发光刻胶中的溶剂b。坚膜 保护下外表c.增加光刻胶和硅片外表的粘附性8、显影后检查由于曝光光源的不同，分为光学曝光,X 射线曝光，电子束曝光和离子束曝光由于掩膜版的位置不同,又分为接触式曝光，接近式曝光和投影式曝光接触式曝光 Contact printing接近式曝光 Proximity printing 投影式曝光 projection printing(完整)半导体工艺要点(精)曝光光源一般要求：短波长波长越短,可曝光的特征尺寸越小 高强(为了保持适宜的曝光时间高稳定性投影式曝光分类扫描投影曝光Scanning Project Printing)步进重复投影曝光Steppingrepeating Project Printing 或 Stepper。步进扫描投影曝光 Stepping Scanning ProjecPrintingUV 紫外光 DUV 深紫外光影响曝光质量的一些因素1.光刻胶厚度的不均匀2。驻波效应standing wave): 干预的一种在光刻胶的曝光区域内消灭相长相消的条纹。光刻胶在显影后，在侧壁会产生波浪状的不平坦的现象叫驻波效应(完整)半导体工艺要点(精)削减驻波效应的 2 个途径1、抗反射层Anti Reflection Coating， ARC 2、曝光后烘烤PEB根本光学概念1、数值孔径Numerical Aperture NA)光学系统的数值孔径描述透镜收集衍射光以及把它投影到硅片上的力气数值孔径越大，图像越清楚2、区分率-Resolution最小线宽 R=K/NA K 取决光刻系统和光刻胶的性质 提高区分率，减小最小线宽3、焦深 DOF Depth of focus 焦深是焦点上面和下面的范围，在这个范围内图像连续的保持清楚，焦深应当穿越光刻胶的上下外表焦深的方程区分率和焦深是一对冲突，它们是对图像起关键作用的两个因素，NA 越小，焦深越大,差的区分，为提高区分，削减波长的方法比增加 NA 好特征尺寸CD-critical dimensions 7、VLSI 对刻蚀的要求刻蚀偏差：薄膜图形和掩蔽膜图形之间的横向尺寸的差异保真度:横向速率越小，保真度越高，即掩膜版上的图形可以不失真的转移到硅片外表(完整)半导体工艺要点(精)选择比：不同材料之间的纵向)刻蚀速率之比均匀性刻蚀速率：常用埃/分钟表示，刻蚀窗口的深度称为台阶高度刻蚀剖面：指被刻蚀图形的侧壁外形.清洁度横向lateral)， 纵向(vertical)两种刻蚀剖面：各向同性和各向异性刻蚀剖面各向同性刻蚀剖面：刻蚀只在垂直于硅片外表的方向进展，只有很少的横向刻蚀各向同性刻蚀Isotropic etch)在全部方向刻蚀速率一样一般针对化学反响)各向异性刻蚀Anisotropic etch) 在不同方向刻蚀速率不同。(一般针对物理刻蚀,如溅射等8、ULSI 对刻蚀的要求得到满足的剖面(desired profile)最小的过腐蚀undercut 或偏差 bias) 选择性好(Selectivity)均匀性好，可重复性好 Uniform and reproducible)对外表和电路损伤最小Minimal damage to surface and circuit) 干净、安全、经济 Clean, safe and economical)要兼顾选择性和方向性,优化刻蚀工艺湿法刻蚀：这是各向同性的刻蚀方法，利用化学反响过程去除待刻蚀区域的薄膜材料干法刻蚀：利用等离子体与硅片发生物理或化学反响(或两种反响除去暴露的外表材料MOS 栅极构造：SiO2+多晶硅金属硅化物大电流密度下，有显著的电迁移现象当直流电流流过金属薄膜时，导电电子与金属离子将发生动量交换，使金属离子沿电子流的方向迁移，这种现象称为金属电迁移电迁移会使金属离子在阳极端积存，形成小丘或晶须，造成电极间短路，在阴极端由于金属空位的积聚而形成空洞，导致电路开路NPN 晶体管剖面图(完整)半导体工艺要点(精)外延层作用在晶体管的电学参数中,特征频率 ft,饱和压降 Uces,最大集电极电流 ICM，击穿电压 UBRCEO，结电容都与集电区的掺杂浓度有关。而且他们对集电区浓度的要求相互冲突为了获得高的击穿电压、小的结电容,要求集电区电阻率高为了获得小的饱和压降 Uces直接打算规律电路的输出低电平,越小越好和集电区串联电阻,提高特征频率 fT 和 ICM 要求电阻率低埋层的作用1。减小串联电阻集成电路中的各个电极均从上外表引出，外延层电阻率较大且路径较长，饱和压降 Uces， 提高特征频率 fT 和 ICM2。减小寄生 pnp 晶体管的影响隔离的实现1. P+隔离集中要扩穿外延层，与 p 型衬底连通。因此，将 n 型外延层分割成假设干个“岛“ 。2. P+隔离接电路最低电位，使“岛“ 与“岛” 之间形成两个背靠背的反偏二极管。双极型NPN集成电路工艺1. 衬底预备2. 第一次光刻-N+隐埋层集中孔光刻3. 外延层淀积4。其次次光刻-P+隔离集中孔光刻5。第三次光刻-P 型基区集中孔光刻6。第四次光刻-N+放射区集中孔光刻(完整)半导体工艺要点(精)7. 第五次光刻-引线接触孔光刻8. 第六次光刻-金属化内连线光刻电极引出处为欧姆接触CMOS 集成电路工艺:P 阱 CMOS 工艺N 阱 CMOS 工艺双阱 CMOS 工艺P 阱 CMOS 工艺：电连接时，