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    武汉大学_数字电路—实验报告24467.pdf

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    武汉大学_数字电路—实验报告24467.pdf

    -.z.数字电路实验报告学号:班级:%-.z.目录 实验一组合逻辑电路分析 1 一、实验目的 1 二、实验原理 1 三、实验容 1 实验二组合逻辑实验(一)半加器和全加器错误!未定义书签。一、实验目的 2 二、实验原理 2 三、实验容 3 实验三组合逻辑实验二数据选择器和译码器的应用 4 一、实验目的 4 二、实验原理 4 三、实验容 4 实验四触发器和计数器 5 一、实验目的 5 二、实验原理 5 三、实验容 6 实验五数字电路实验综合实验 7 一、实验目的 7 二、实验原理 7 三、实验容:8-.z.实验六 555 集成定时器 8 一、实验目的 8 二、实验原理 8 三、实验容 9 实验七数字秒表 10 一、实验目的 10 二、实验原理 11 三、实验容错误!未定义书签。-.z.实验一组合逻辑电路分析 一、实验目的 掌握逻辑电路的特点;学会根据逻辑电路图分析电路的功能。二、实验原理 74LS00 集成片有四块二输入与非门构成,逻辑表达式为。74LS20 由两块四输入与非门构成。逻辑表达式为。三、实验容 实验一、根据以下实验电路进展实验:将上述逻辑关系记录于以下表格中:A B C D Y A B C D Y 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 0 1 0 1 0 0 0 0 1 1 1 1 0 1 1 1 0 1 0 0 0 1 1 0 0 1 0 1 0 1 0 1 1 0 1 1 0 1 1 0 0 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 实验二、分析以下图电路的密码-.z.密码锁开锁的条件是:拨对密码,钥匙插入锁眼将电源接通,当两个条件同时满足时,开锁信号为1,将锁翻开。否那么,报警信号为1,接通警铃。得出真指标如下:A B C D Y A B C D Y 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 1 0 0 1 1 0 0 1 0 0 1 0 1 0 0 0 0 1 1 0 1 0 1 1 0 0 1 0 0 0 1 1 0 0 0 0 1 0 1 0 1 1 0 1 0 0 1 1 0 0 1 1 1 0 0 0 1 1 1 0 1 1 1 1 0 由真值表可知此密码锁的密码是1001。实验二组合逻辑实验(一)半加器和全加器 一、实验目的 熟悉用门电路设计组合电路的原理和方法步骤。预习容 复习用门电路设计组合逻辑电路的原理和方法。复习二进制的运算。利用以下元器件完成:74LS283、74LS00、74LS51、74LS136;完成用异或门、与或非门、与非门设计全加器的逻辑图;完成用异或门设计的 3 变量判奇电路的原理图。二、实验原理 1、半加器 半加器是算术运算电路中的根本单元,是完成 1 位二进制数相加的一种组合逻辑电路。如果只考虑了两个加数本身,而没有考虑低位进位的加法运算,称为半加器。实现半加运算的电路称为半加器。两个 1 位二进制数的半加运算可用如下真值表所示。A B C S 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 说明:其中,A、B 是两个加数,S 表示和数,C 表示进位数。有真值表可得逻辑表达式:2、全加器 全加器能进展加数、被加数和低位来的进位信号相加,并根据求和结果给出该位的进位信号。-.z.根据全加器的功能,可列出它的真值表。A B Ci Co S A B Ci Co S 0 0 0 0 0 1 0 0 0 1 0 0 1 0 1 1 0 1 1 0 0 1 0 0 1 1 1 0 1 0 0 1 1 1 0 1 1 1 1 1 说明:其中 A 和 B 分别是被加数及加数,Ci 为低位进位数,S 为本位和数称为全加和,Co 为向高位的进位数。得出全加器逻辑表达式:3、集成 4 位超前进位加法器 74HC283 由于串行进位加法器的速度受到进位信号的限制,人们又设计了一种多位数超前进位加法逻辑电路,使每位的进位只由加数和被加数决定,而与低位的进位无关。三、实验容 1、用异或门、与或非门、与非门组成全加器,电路图如以下图所示:实验结果填入下表中:被加数 Ai 0 1 0 1 0 1 0 1 加数 Bi 0 0 1 1 0 0 1 1 前级进位 Ci-1 0 0 0 0 1 1 1 1 和 S 0 1 1 0 1 0 0 1 新进位 Ci 0 0 0 1 0 1 1 1 2、用异或门设计 3 变量判奇电路,要求变量中 1 的个数为奇数时,输出为 1。否那么为 0。实验电路图如以下图所示。实验结果填入下表中:输入 A 0 0 0 0 1 1 1 1 输入 B 0 0 1 1 0 0 1 1 输入 C 0 1 0 1 0 1 0 1 输出 L 0 1 1 0 1 0 0 1 3、用异或门、与或非门、与非门组成全加器,电路实验图如下。被加数 Ai 0 1 0 1 0 1 0 1 加数 Bi 0 0 1 1 0 0 1 1 前级进位 Ci-1 0 0 0 0 1 1 1 1 和 Si 0 1 1 0 1 0 0 1-.z.新进位 Ci 0 0 0 1 0 1 1 1 4、74LS283全加器逻辑功能测试 测试结果填入下表:被加数 A4A3A2A1 0 1 1 1 1 0 0 1 加数 B4B3B2B1 0 0 0 1 0 1 1 1 前级进位 C0 0 或 1 0 或 1 和 S4S3S2S1 1000/1001 0000/0001 新进位 C4 0 1 实验三组合逻辑实验二数据选择器和译码器的应用 一、实验目的 熟悉数据选择器和数据分配器的逻辑功能和掌握其使用方法。二、实验原理 数据选择器 74LS151 工作原理:数据选择器又称多路转换器或称多路开关,其功能是从多个输入数据中选择一个送往唯一通道输出。74LS151 互补输出的 8 选 1 数据选择器,其引脚图如以下图 74LS151D 所示:使能端S=1时,不管210AAA、状态如何,均无输出,多路开关被制止。使能端S=0时,多路开关正常工作,据地址码210AAA、的状态选择07D D中某一个通道的数据输送到输出端 Q。数据分配器 3-8 线译码器 74LS138 工作原理 在译码器是能段输入数据信息,器件就成为一个数据分配器,如下图为 74LS138 的引脚图。该译码器共有 3 位二进制输入 A、B、C,共 8 种状态的组合,即可译出 8 个输出信号07Y Y,输出为低电平有效。另外三个是使能端,当1G端接高电平,2 G、3 G接地电平时,译码器处于工作状态。三、实验容 1、数据选择器的使用 当使能端 EN=0 时,Y 是2A、1A、oA和输入数据7ODD的与或函数,其表达式为:70iiYm D表达式 1-.z.式中im是2A、1A、oA构成的最小项,显然当1iD 时,其对应的最小项im在与或表达式中出现,当0iD 时,其对应的最小项就不出现,利用这一点,不难实现组合电路。将数据选择器的地址信号2A、1A、oA作为函数的输入变量,数据输入7ODD作为控制信号,各最小项在输出逻辑函数中是否出现,是能段 EN 始终保持低电平,这样,八选一数据选择器就成为一个三变量的函数产生器。用八选一数据选择器 74LS151 产生逻辑函数 该式符合表达式 1 的标准,显然1D、3D、6D、7D都应该等于 1,而式中没有出现的最小项0m、2m、4m、5m,它们的控制信号0D、2D、4D、5D都应该等于 0。由此可以画出该逻辑函数产生器的逻辑图。用八一数据选择器 74LS151 产生逻辑函数 即 74LS151 输入端 1、2、4、7 接高电平,其余接低电平。2、3 线-8 线译码器的应用 用 3 线-8 线译码器 74LS138 和与非门构成一个全加器。i1247mSABCYY Y Y(1,2,4,7)=实验四触发器和计数器 一、实验目的 熟悉 JK 触发器的根本逻辑功能和原理。了解二进制计数器工作原理。设计并验证十进制、六进制计数器。二、实验原理 1、触发器 在时钟边沿脉冲作用下的状态刷新称为触发,具有这种特性的存储单元称为触发器。不同电路构造对时钟脉冲的敏感边沿可能不同。触发器在每次时钟脉冲触发沿到来之前的状态成为现态,而在此之后的状态称为次态。触发器的逻辑功能是指次态与现态、输入信号之间的逻辑关系,这种关系可以用状态图、特性表、特性方程来描述。按照逻辑功能的不同,通常可以分为 D 触发器、JK 触发器、T 触发器、SR 触发器。2、JK 触发器 JK 触发器是数字电路触发器中的一种电路单元。JK 触发器具有置 0、置 1、保持和翻转功能,在各类集成触发器中,JK 触发器的功能最为齐全。可用简单的附加电路转化为其他功能的触发器。由 JK 触发器可以构成 D 触发器和 T 触发器。JK 触发器如以下图:-.z.特性方程:n+1QnnJQKQ 当 J=1,K=0,触发器的下一状态将置 1;当 J=0,K=1,将置 0;当 J=K=0,触发器状态保持不变;当 J=K=1,触发器翻转。3、SR 触发器 把两个与非门 G1、G2 的输入、输出端穿插连接,即可构成根本 RS 触发器。仅有复位和置位功能的触发器成为 SR 触发器。当 S=R=1,触发器状态不确定。SR 触发器必须遵循SR=0 的约束条件。逻辑符号如下:特性方程:1QS?SR0(nnRQ约束条件)实际上,另 J=S,K=R,便可用 JK 触发器实现 SR 触发器所有逻辑功能。4、D 触发器 逻辑符号如下:特性方程:1QDn 常用的 D 触发器有主从触发器和维持阻塞触发器。D 触发器的功能也较为完善。可以转化为JK、SR、T、T触发器等。三、实验容 RS 触发器逻辑功能测试:用一块 74LS00 与非门构成 RS 触发器,连接 CP 端,然后从 CP 输入单脉冲,实验原理图如下:用万用表测试Q及Q的电位,记录与下表:R S Q _Q 触发器电位 0 1 0 1 1 1 0 1 0 0 1 1 0 1 0 0 1 0 1 连接 CP 端,然后从 CP 输入单脉冲。按下表进展测试并记录于表格。实验结果及分析:1、当 R 端无效,S 端有效时,那么 Q=0,Q=1,触发器置 1。2、当 R 端有效、S 端无效时,那么 Q=1,Q=0,触发器置 0。当触发器的两个输入端参加不同逻辑电平时,它的两个输出端 Q 和 Q有两种互补的稳定状态。S=0,R=1 使触发器置-.z.1,或称置位。因置位的决定条件是 S=0。假设触发器原来为 1 态,欲使之变为 0 态,必须令 R 端的电平由 1 变 0,S 端的电平由 0 变 1。3、当 RS 端均无效时,触发器状态保持不变。4、当 RS 端均有效时,触发器状态不确定。在此条件下,两个与非门的输出端 Q 和 Q 全为 1,在两个输入信号都同时撤去回到 1后,由于两个与非门的延迟时间无法确定,触发器的状态不能确定是 1 还是 0,因此称这种情况为不定状态,这种情况应当防止。实验五数字电路实验综合实验 一、实验目的 学会计数器,译码器,存放器,显示器的容。熟悉有关元件器件的脚管排列。设计十进制计数译码显示电路。画出电路图。二、实验原理 计数器分为同步计数器和异步计数器;按计数数值增减分类可分为加计数器,减计数器和可逆计数器;计数器的容量来区分。例如五进制,六十进制计数器等,计数器的容量也成为模,一个计数器的状态等于其模数。异步计数器是一个四位异步二进制计数器,它由 4 个 T触发器组成。计数脉冲 CP 通过输入缓冲器加至触发器 FF0 的始终脉冲输入端,每输入一个计数脉冲,FF0 翻转一次。FF1,FF2 和 FF3 都以前级触发器的 Q 端输出作为触发信号,当 Q0 由 1 变为 0 时,FF1 翻转,区域类推。从出台 0000由 CR 输入高电平脉冲使 4 个触发器全部置零开场,每输入一个计数脉冲,计数器的状态就按二进制编码递增 1,输入第 16 个计数脉冲开场,每输入一个计数脉冲,计数器的状态就按二进制编码值递增 1,输入第 16 个脉冲构成一个计数周期,是模 16M=16加数器。其中 Q0 的频率是 CP 的 1/2,即实现了二分频,Q1 得到 CP 的四分频,以此类推,Q2,Q3 分别对 CP 进展了 8 分频和 16 分频,因而,计数器也可作为分频器使用。异步计数器的原理,构造简单,因而触发器不是同时翻转,而是逐级脉动翻转实现的,故亦称为波纹计数器。当计数器从 0111 加 1 时,先后要经过 0110,0100,0000 几个状态,才最终翻转为 1000。如果对 0110,0100,0000 译码时,这时译码输出端那么会出现毛刺状波形。同步二进制计数器,Q0 在每个计数脉冲到来时都要翻转一次;Q1 需要在 Q0-=Q1=1时需要准备好翻转条件,更多的位数。于是,同步二进制计数器可用 T 触发器来实现,根据每个触发器状态翻转的条件确定其 T 输入端的逻辑值,以控制它是否翻转。时钟脉冲 CP 是计数脉冲输入端,也是芯片 4 个触发器的公共时钟输入端。异步清零 CR 当它为低电平时,无论其它输入端是何种状态包括时钟信号 CP,都使芯片所有触发器状态置 0,称为异步清零。CR 有优先最高的控制权。下述各信号都是在 CR=1-.z.时才起作用。并行置数使能 PE 置数控制端。只需在 CP 上升沿之前保持低电平,数据输入 D3D0的逻辑值便在 CP 上升沿到来后置入芯片 4 个相应的触发器中。同步并行预置为保证数据正确输入,要求 PE 在 CP 上升沿之前建立稳定的低电平,其最短提前时间称为建立时间 t,PE 置数操作具有次高优先级,仅低于 CR,计数和保持操作时间都要求 PE=1。数据输入端 DD3D0在上升沿到来后,D3D0 的数据便直入触发器。该市徐与 D触发器相似。CP 上升沿对 D 的时序要求如图。计数使能端 CEP 只要在 CP 上升沿到来前至少一个建立时间 t 期间保持高电平,且CET=1,CP 上升沿就能使计数器进展一次计数操作。它与 CP 上升沿时序如图。CEP 主要控制本芯片的计数操作。计数使能端 CET 该信号和 CEP 做与运算后实现对本芯片的技术控制,当 CET,CEP=0,即有两个计数使能端中有 0 时,不管有无 CP 脉冲作用,计数器都将停顿计数,保持原有状态;当 CR=PE=CEP=CET=1 时处于计数状态。与 CEP 不同的是,CET 还直接控制着进位输出信号 TC。进位信号 TC 只有当3210CET1,Q Q Q Q1111且时,TC 才为 1。说明下一个 CP 上升沿到来时将会有进位发生。三、实验容:按自行设计的电路图接线。1、六进制 2、十进制 3、六十进制 合上电源,当计数器预置初始状态0000后,将指数改为1态,由 CP 输入 1HZ的连续方波。检查输入脉冲数与显示器上显示的十进制数字是否相符。实验六 555 集成定时器 一、实验目的 熟悉与使用 555 集成定时器。二、实验原理 555 定时器如以下图所示 器件说明:555 集成定时器包括一个放电三极管 T,两个电压比拟器,一个根本 RS 触发器以及 5K电阻组成的分压器。比拟器上的参考电压从分压器电阻上去的,分别为23E和-.z.3E。高电平触发端 6 和低电平触发端 2 作为阀值端和外触发输入端,用来启动电路电路。RST 复位端为低电平时,电压输出为低电平,电压控制端 CON 可以在一定围调节比拟器的参考电压,不用是将它与地之间接0.01 F的电容器,以防止干扰电压引入。电源电压围4.5 13V,输出电流可高达200mA。利用这种定时器,只需外接RC电路,就可以构成单稳电路,多谐振荡器,施密特触发器,接触开关等,应用广泛灵活。555 定时器的功能表如下:输入 输出 阀值输入11v 触发输入12v 复位DR 输出ov 放电管T X X 0 0 导通 23CCV 3CCV 1 1 截止 23CCV 3CCV 1 0 导通 23CCV 3CCV 1 不变 不变 555 定时电路的几个特点:555在电路构造上由模拟电路和数字电路组合而成,它将模拟功能和数字功能兼容一体,能够产生准确的时间延时和振荡。它采用单电源,双极型 555 的电压围为4.515V,而 CMOS 型的电源适应围更宽,为218V。这样,它就可以和模拟运算放大器和 TTL 或 CMOS 数字电路公用一个电源。555 可独立构成一个定时电路,且定时精度高。555 的最大输出电流达200mA,带负载能力强,可直接驱动小电机、喇叭、继电器等。三、实验容 1、555 单稳电路 按图连接,组成一个单稳触发器。测量输出端、控制端的电位并与理论计算值比拟。用示波器观察输出波形以及输出电压的脉宽。ln31.1wtRCRC。2、555 多谐振荡器 按图接线,组成一个多谐振荡器。输出矩形波的频率为:121.43(2CRRf).用示波器观察输出波形。3、接触开关 按图接线,构成一个接触开关。摸一下触摸线,LED 亮一秒。实验现象分析:-.z.1、555 单稳电路 没有触发信号时输入端处于高电平3ccViv ,如果接通电源,电路处于一种稳定状态0ov。假设触发输入端施加触发信号3ccViv ,电路的输出状态由低电平跳变到高电平,电路进入暂稳态。此后电容 C 充电,当 C 充电至cc23Vcv,电路的输出电压ov有高电平翻转为低电平,同时 555 定时器中的反放电三极管导通,于是电容 C 放电,电路返回到稳定状态。2、555 多谐振荡器 电路接通电源后,电容 C 被充电,当cv上升到23ccV时,使输出ov为低电平,同时放电三极管 T 导通,此时电容 C 通过1R和三极管放电,cv下降。当cv下降到3ccV时,ov翻转为高电平。当放电完毕时,T截止,ccV将通过1R、2R向电容器 C 充电,当cv上升到23ccV时,电路又翻转为低电平。如此周而复始,于是在电路的输出端就得到一个周期性的矩形波。3、555 接触开关 当触摸端悬空时相当于接高电平,最终输出ov为低电平,灯灭。用手触摸 2 端瞬间相当于 2 端接地置的电平,输出端为高电平即灯亮,电容1C被充电。当手拿开后,触摸端由恢复为悬空状态,电容1C放电那么灯亮持续到电容放电完毕。接触过程相当于给输入端 2 一个下降沿的单脉冲负脉冲,所以其工作原理与单稳电路一样。实验总结:555 定时器中比拟器因为没有反应电路,所以比拟器只能工作在饱和区和截止区,即比拟器只能输出两个状态。当同相端电压反相端电压时,输出为高电平,反之为低电平,由此控制根本 RS 触发器的工作状态。555 控制电压端通常接一个电容防止干扰电压的引入,如果在此端施加一个外电压0 ccV,比拟器的参考电压将发生变化,电路相应的阀值,触发电平也将随之变化,进而影响电路的工作状态。实验七数字秒表 一、实验目的 了解数字计时装置的根本工作原理和简单设计方法。-.z.熟悉中规模集成器件和半导体显示器的使用。了解简单数字装置的调试方法,验证所设计的数字秒表的功能。实验参考元件:集成元件:555 一片 74LS163 二片 74LS248 二片 LED 二片 74LS00 二片。二极管 IN4148 一个;电位器 100K 一个;电阻、电容。二、实验原理 原理框图:74LS163 工作原理:74LS163 为可预制的 4 位二进制同步计数器。去除同步:当去除端 CLR为低电平时,在时钟端CLK上升沿作用下,才可能完成去除功能。预置同步:当置入控制端 LOAD为低电平时,在CLK上升沿作用下,输出端ADQ Q与数据输入端A B相一致。计数同步:当ENPENT、均为高电平时,在CLK上升沿作用下ADQ Q同时变化,从而消除了异步计数器中出现的计数尖峰。74LS163 的ENPENT、跳变与CLK无关。在不外加门电路的情况下,可级联成 N 位同步计数器。74LS248 工作原理:74LS24874LS48是 BCD 码到七段码的显示译码器,它可以直接驱动共阴极数码管。它的外引脚图如以下图所示:74LS148 在使用时注意以下几点:要求输入数字 015 时灭灯输入端BI必须开路或保持高电平。如果不要灭十进制的0,那么动态灭灯输入RBI 必须开路或保持高电平。当灭灯输入端 BI 接低电平时,不管其它输入为何种电平,所有各段输出均为低电平。当动态灭灯输入端RBID、C、B、A 输入为低电平而灯测试端LT 为高电平时,所有各段输出均为低电平,并且动态灭灯输出端RBO 处于低电平。灭灯输入/动态灭灯输出端BI/RBO 开路或保持电平而灯测试端LT 为低电平时,所有各段输出均为高电平 假设接上显示器,那么显示数字 8,可以利用这一点检查 74LS248和显示器的好坏。BI/RBO 是线与逻辑,既是灭灯输入端BI 又是动态灭灯输出端RBO。三、实验容 按数字秒表设计电路如以下图接线并观察实验现象。数码显示器 译码电路 秒计数器 控制电路 秒信号发生器

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