EDA综合设计性实验-数字钟.pdf
广州大学 综合设计性实验 报告册 实验项目 数字钟 学院 物理与电子工程学院 年级专业班 !姓名 学号 成绩 实验地点 电子楼 317 室 指导教师 宋沛 综合设计性实验预习报告 实验项目：数字钟 一 引言：数字时钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，数字时钟可植入自动控制、测试等系统内部，作为系统的时钟源，可为系统提供定时信号或中断控制的时间基准，具有广泛的用途。由于数字集成电路的发展使得数字时钟的精度远远超过老式钟表，钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的单一报时功能。加入了一些诸如自动报时、定时闹钟等功能。这些都是以钟表数字化为基础的。因此，研究数字时钟及扩大其应用，有着非常现实的意义。二 实验目的：进一步掌握用 VerilogHDL 语言编写任意进制计数器的方法，通过本次实验要充分认识到，顶层结构的设计和优化在综合设计中的重要性。三 实验原理：基本原理：数字钟秒到分、分到时均为 60 进制，利用 VerilogHDL 编写模60 的计数器，秒模块的 CLK 可从实验板上取得，秒模块的本身输出用来驱动显示秒的数码管，进位输出恰好是分模块的 CLK。分模块的进位作为时模块的 CLK。时模块为 24 进制。需要调整时间时，可以用数据选择器将正常的各个模块时钟切断取而代之的是由实验箱上的按键产生的单脉冲，从而实现调整时间的功能。闹铃时间与当前时间要共用数码管的方式显示，同样我们可以采用多位数据选择器来实现。闹铃实现可采用比较计时模块输出与闹钟设定输出完全相等时，输出控制信号使扬声器发声。四 实验内容：利用前面实验所学知识，设计一数字钟并在 GW48 实验箱上实现。具体要求如下：1.计时可选十二进制计时和二十四进制计时；2.可手动校时，能分别进行时、分的校正；&3.带闹钟功能，当计时计到闹铃时间时，发光二极管点亮，闹铃时间为 1分，可用按键提前终止闹铃；4.带秒表功能；（选做）5.带日历显示，可显示月、日等。（选做）五 重点问题：如何设计并实现下列技术指标的数字钟：1、能够用数码管显示当前时间的时、分、秒（时采用 24 小时制）；2、能够通过按键调整时钟的时、分；（3、能够设定闹铃时间。闹铃时间到，有声音提示；4、闹铃时间与当前时间要共用数码管的方式显示，并能用按键来切换。六 参考文献：1 潘松,黄继业,潘明.EDA 技术实用教程Verilog HDL 版（第五版）.北京：科学出版社,、广州大学 实验原始数据记录表 实验项目 数字钟 指导教师 姓 名 班 别 学 号 学 院 物理与电子工程学院 专 业 电子信息科学与技术 实验进行时间 2016 年 6 月 6 日第 十五 周 一 ，15:20 时至 17:20 时；实 验 地 点 电子楼 317 室 室温 26 度 湿度 65%天气 晴 、原始数据记录(自行设计记录表格)：小时计数模块：源代码：module cnt_24(CLK,RST,EN,COUT,DOUT);input CLK,EN,RST;output 7:0 DOUT;*output COUT;reg7:0 A;reg COUT;assign DOUT3:0=A%10;assign DOUT7:4=A/10;always(posedge CLK or negedge RST)begin if(!RST)A=0;else if(EN)begin COUT=0;if(A23)A=A+1;else begin A=0;COUT=1;end end end endmodule 波形分析：当 EN 和 RST 信号均为高电平时，计数器正常工作。当计满 24 次时，COUT输出一个进位高电平信号。分、秒计数模块：源代码：module cnt_60(CLK,RST,EN,COUT,DOUT);input CLK,EN,RST;output 7:0 DOUT;output COUT;-reg7:0 A;reg COUT;assign DOUT3:0=A%10;assign DOUT7:4=A/10;always(posedge CLK or negedge RST)begin if(!RST)A=0;else if(EN)begin COUT=0;,if(A 波形分析：输入 a 置为高电平，b 为低电平；当 s 为高电平时，输出 y 为 b 的值；反之则为 a 的值。9 选 3 选择器模块：module mux168(a,b,c,d,e,f,g,h,i,k,l,m,display);input 7:0 a,b,c,d,e,f,g,h,i;input 1:0 display;output 7:0 k,l,m;reg 7:0 k,l,m;always (*)begin if(display=2b00)begin k=a;l=b;m=c;end else if(display=2b01)begin k=d;l=e;m=c;end else if(display=2b11)begin k=a;l=g;m=f;end else if(display=2b10)begin k=h;l=i;m=c;end end endmodule 波形分析：display 共四种状态：00，01，11，10；输入 a-i 分别赋值 1-9，在不同的display 状态下，输出 k，l，m 将对应不同的值。状态机模块：源代码：module status(clk_key,led,hc,mc,ah,am,sm,ss,dy,dr,display);input clk_key;output3:0 led;output hc,mc,ah,am,sm,ss,dy,dr;/output1:0 display;reg3:0 led;parameter 3:0 s0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7,s8=8;reg 3:0 next_state;reg hc,mc,ah,am,sm,ss,dy,dr;reg 3:0 cs;reg1:0 display;always(cs)begin case(cs)s0:begin next_state=s1;hc=0;mc=0;ah=0;am=0;sm=0;ss=0;dy=0;dr=0;display=2b00;end s1:begin next_state=s2;hc=1;mc=0;ah=0;am=0;sm=0;ss=0;dy=0;dr=0;display=2b00;end s2:begin next_state=s3;hc=0;mc=1;ah=0;am=0;sm=0;ss=0;dy=0;dr=0;display=2b00;end s3:begin next_state=s4;hc=0;mc=0;ah=1;am=0;sm=0;ss=0;dy=0;dr=0;display=2b01;end s4:begin next_state=s5;hc=0;mc=0;ah=0;am=1;sm=0;ss=0;dy=0;dr=0;display=2b01;end s5:begin next_state=s6;hc=0;mc=0;ah=0;am=0;sm=1;ss=0;dy=0;dr=0;display=2b11;end s6:begin next_state=s7;hc=0;mc=0;ah=0;am=0;sm=0;ss=1;dy=0;dr=0;display=2b11;end s7:begin next_state=s8;hc=0;mc=0;ah=0;am=0;sm=0;ss=0;dy=1;dr=0;display=2b10;end s8:begin next_state=s0;hc=0;mc=0;ah=0;am=0;sm=0;ss=0;dy=0;dr=1;display=2b10;end endcase;end always(posedge clk_key)begin cs=next_state;led3:0=cs;end endmodule【波形分析：led 输出到数码管 8 显示，显示所处的状态 s；在 4 种不同的 display 状态下，hc（时钟），mc（分钟），ah（闹钟时钟），am（闹钟分钟），sm（定时器分钟），ss（定时器秒钟），dy（日历月份），dr（日）有不同的对应值。月计数模块：module data12(CLK,RST,EN,DOUT,hsend);input CLK,EN,RST;output 7:0 DOUT;!output3:0 hsend;reg3:0 A;assign hsend3:0=A;reg7:0 DOUT;always(*)begin if(A=9)|begin DOUT3:0=A;DOUT7:4=0;end else if(A=10)begin DOUT3:0=0;DOUT7:4=1;end else if(A=11)#begin DOUT3:0=1;DOUT7:4=1;end else if(A=12)begin DOUT3:0=2;DOUT7:4=1;end end*always(posedge CLK or negedge RST)begin if(!RST)A=1;else if(EN)begin if(A 三 实验仪器：1、安装了 Quartus II 软件的计算机一台；2、GW48 实验箱一套。四 实验步骤：1、根据题目要求，参考 GW48 使用说明书，选取适当的模式来实现。2、依据题目要求功能，设计顶层总体结构图。；3、使用 VerilogHDL 语言来实现顶层结构中各个模块的功能，并创建顶层文件可调用的图形元件，如：24、60 进制计数器，数据选择器等模块。4、创建顶层 GDF 文档，并将各模块连接。5、根据题目要求，以及第一步所选模式，并查表，定义引脚。6、编译并下载到目标芯片中。7、利用实验箱验证所设计的数字钟功能。五 数据处理及实验结果表示：1、引脚锁定：2、时钟源的选择：CLK:，CLK2:1024Hz 3、下载程序到目标机上进行硬件测试的结果：系统复位 注：选择模式 5；数码管 6 和 5 显示时钟，数码管 4 和 3 显示分钟，数码管2 和 1 显示秒钟；数码管 8 显示此时工作的状态；键 1（key1）控制状态；键 2（key2）产生计数脉冲；键 3：RST（复位）；键 4：EN（工作使能）。六 实验结果分析：通过各模块以及整体电路的波形仿真测试（详见实验原始数据记录表）和最后的实物检验均符合设计要求。在 CLK（秒）时钟的作用下，电路正常走时，而且闹钟也能正常工作。七 实验心得：经过两次的数字钟实验，不仅巩固了以前所学的知识，而且还学到了很多书本上不曾介绍过的内容，锻炼了自己的动手能力，为今后的实践打下坚实的基础！通过本次课程设计，使我进一步加深对 EDA 以及 Quartus II 软件的基本操作的了解，使我对以应用软件的方法来设计硬件系统有了更加浓厚的兴趣。此外，我还懂得了理论与实际相结合的重要性，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合，从实践中得出结论，才能真正提高自己的动手实践和独立思考的能力。在设计过程中，我发现许多 EDA 的知识还没有充分的掌握，遇到困难也是在所难免的，同时也发现了自己的不足之处：学习知识表面化，没有深入了解它们的原理，还不能脱离书本独立设计出各功能模块。总的来说，这次设计的数字钟电路还是比较成功的。尽管在设计中遇到了各种问题，但在老师的指导、同学的帮助和自己不断的思考，修改，测试下，将拦路石一一攻破，觉得平时所学的知识有了实用的价值，达到了理论与实际相结合的目的。最后，对给予我帮助的所有同学和指导老师再次表示忠心的感谢！八 参考文献：1 潘松,黄继业,潘明.EDA 技术实用教程Verilog HDL 版（第五版）.北京：科学出版社,
