基于FPGA数字频率计的设计毕业设计说明书.pdf

目录目录目录目录.I I第第 1 1 章章 引引 言言.1 11.1 设计概述.11.2 设计目标与意义.11.3 频率计的发展现状.21.4 FPGA 的介绍.21.5 VHDL 简介.31.4 章节安排.4第第 2 2 章章 方案论证与选型方案论证与选型.5 52.1 设计任务分析.52.2 方案论证与选择.52.2.1 方案一：采用小规模数字集成电路制作.52.2.2 方案二：采用单片机为控制中心进行测频.52.2.3 方案三：采用 FPGA 作为控制中心的数字频率计.62.3 方案确定.6第第 3 3 章章 数字频率计基本原理以及实现方法数字频率计基本原理以及实现方法.7 73.1 数字频率计的基本原理.73.2 数字频率计的实现方法.73.3 数字频率计电路总体框图.8第第 4 4 章章 硬件设计硬件设计.9 94.1 设计阐述.94.2 EP2C5T144 芯片的说明.94.2.1 EP2C5T144 概述.94.2.2 硬件设计.101、电源电路.102、时钟电路.113、复位电路.124、配置/下载接口.125、配置电路.136、LED 电路.148、扩展板接口.159、上电和下载.154.3 数字频率计数码管显示电路.154.4 频率计成品图.16第第 5 5 章章 软件设计软件设计.17175.1 软件总体设计.175.2 软件流程框图.185.3 软件模块说明.18I5.3.1 源程序.185.3.2 计数程序.195.3.3 分频程序.205.3.4 单位转换程序.215.3.5 译码显示程序.225.3.6 复位清零程序.24第第 6 6 章章 产品调试产品调试.26266.1 调试的设备.266.2 调试步骤.266.3 注意事项.266.4 故障分析.266.5 下载方式.27第第 7 7 章章 产品使用说明产品使用说明.28287.1 功能描述.287.2 使用说明.30第第 8 8 章章 心得体会心得体会.3232致谢致谢.33参考文献参考文献.34附录附录.35II摘 要在电子技术中,频率是最基本的参数之一,并且与许多电参量的测量方案测量结果都有十分密切的关系,因此频率的测量就显得更为重要。测量频率的方法有许多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速,以便于实现测量过程自动化等优点,是频率测量的重要手段之一。电子计数器测频有两种方式,一是直接测频发,即在一定闸门时间内测量被测信号的脉冲个数,二是间接测频法,如周期测频法。直接测频法适用于高频信号的频率测量,间接测频法适用于低频信号的频率测量。本文阐述了用 Verilog VHDL 语言设计了一个简单的数字频率计的过程。关键词周期 Verilog VHDL数字频率计 张家界航空工业职业技术学院毕业设计说明书0第第 1 1 章章引引 言言1.11.1 设计概述设计概述数字频率计是数字电路中的一个典型的应用，实际硬件设计用到的器件较多，连线较为复杂，而且会产生比较大的延时，造成测量误差、可靠性差。随着现场可编程门阵列 FPGA 的广泛利用，以 EAD 工具作为开发手段，运用 VHDL等硬件描述语言，使整个系统大大的简化，提高了系统的整体性能和可靠性。在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量果方案以及测量结果有着十分密切的关系，因此频率的测量就显得更为重要。测量频率的方法有很多种，其中电子计数器测量的频率就更为精确，更方便，测量迅速，以及便于实现测量过程自动化的优点，是频率测量的重要手段之一。数字式频率计的测量原理有两类：一是直接测量法，二是间接测量法即周期法，本设计中用的直接测量法，即用计时器在计算 1S 内输入信号周期的个数。1.21.2 设计目标与意义设计目标与意义在随着数字电路应用越来越广泛，传统的通用数字集成电路芯片已经很难满足系统功能的要求，而且随着系统复杂程度的不断增加。所需通用集成电路的数量呈爆炸性增长，使得电路板的体积迅速膨胀系统可靠性难以保证。此外，现代电子产品的生命周期都很短，一个电路可能要在很短的时间内作改进以满足新的功能要求，对于通用集成电路来说则意味着重新设计和重新布线。而可编程逻辑器件克服了上述缺点，它把通用集成电路通过编程集成到一块尺寸很小的硅片上，成倍缩小了电路的体积，同时由于走线短，减少了干扰，提高了系统的可靠性。又由于 VHDL 语言和 Verilog 语言易于掌握与使用，设计当灵活，极大地缩短了产品的开发周期。本设计在 FPGA 技术越来越成熟，应用越来越广泛的情况下，使用成熟的 FPGA 技术来实现目前还不是很成熟的全同步数字频率计。此设计具有重要的研究价值。电子工程、资源勘探、仪器仪表等相关应用中，频率计必不可少的测量工具。频率测量是电子测量技术中最基本的测量之一。在现代信号分析和处理领域中,高精度的频率测量有非常重要的意义。不少物理量的测量，如转速、振动频率等的测量都涉及到或可以转化为频率的测量。目前，市场上有各种多功能、高精度、高频率的数字频率计，价格不菲。为适应实际工作的需要，需研究出一种成本低廉、小巧轻便、便于携带的数字频率计。本课题研的目的是设计出测量精度高,使用方便,测量迅速快以及便于实现的数字频率计。张家界航空工业职业技术学院毕业设计说明书11.31.3 频率计的发展现状频率计的发展现状由于社会发展和科技发展的需要，信息传输和处理的要求的提高，对频率的测量精度也提出了更高的要求，需要更高准确度的时频基准和更精密的测量技术。而频率测量所能达到的精度，主要取决于作为标准频率源的精度以及所使用的测量设备和测量方法。目前国内外使用的测频的方法有很多，有直接测频法、内插法、游标法、时间电压变化法、多周期同步法、频率倍增法、频差倍增法以及相位比较法等等。直接测频的方法较简单，但精度不高。内插法和游标法都是采用模拟的方法，虽然精度提高了，但是电路设计却很复杂。时间电压变化法是利用电容的充放电时间进行测量由于经过 A/D 转换，速度较慢，且抗干扰能力较弱。总之，频率、时间、测量技术发展非常快。在频标方面，一方面是追求新的更高稳定度和准确度的新型频标。据报道，实验室中做出频率准确度优于 10-13频标。一方面是提供便于工业、科研应用的商品化频标，如小铯钟、铷频标、新型高稳定度晶体振荡器等些工作多在计量研究与工业部门进行。大量的工作在改进、创造新的测频原理、方法和仪器以便以更高的精度、速度、自动进行测量和数据处理，并向多功能、小型化、高性价比方向发展。1.41.4 FPGAFPGA 的介绍的介绍 FPGA 是英文 Field Programmable Gate Array 的缩写，即现场可编程门阵列。它是在 PAL、GAL、EPLD 等可编程器件的基础上进一步发展的产物。它是作为专用集成电路 ASIC 领域中的一种半定制电路而出现的，既解决了定制电路的不足又克服了原有可编程器件门电路数有限的缺点。FPGA 采用了逻辑单元阵列 LCA Logic Cell Array 这样一个新概念，内部包括可配置逻辑模块 CLB Configurable Logic Block、输出输入模块 IOB Input Output Block 和内部连线 Interconnect 三个部分。FPGA 的基本特点主要有采用 FPGA 设计 ASIC 电路，用户不需要投片生产，就能得到合用的芯片。FPGA 可做其它全定制或半定制ASIC 电路的中试样片。FPGA 内部有丰富的触发器和 IO 引脚。FPGA 是 ASIC 电路中设计周期最短、开发费用最低、风险最小的器件之一。FPGA 采用高速CHMOS 工艺、功耗低、可以与 CMOS、TTL 电平兼容。可以说 FPGA 芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。目前 FPGA 的品种很多，有XILINX 的 XC 系列、TI 公司的 TPC 系列、ALTERA 公司的 FLEX 系列等。FPGA 是由存放在片内 RAM 中的程序来设置其工作状态的，因此，工作时需要对片内的张家界航空工业职业技术学院毕业设计说明书2RAM 进行编程。用户可以根据不同的配置模式，采用不同的编程方式。加电时FPGA 芯片将 EPROM 中数据读入片内编程 RAM 中，配置完成后 FPGA 进入工作状态。掉电后 FPGA 恢复成白片，内部逻辑关系消失，因此 FPGA 能够反复使用。FPGA 的编程无须专用的 FPGA 编程器，只须用通用的 EPROM、PROM 编程器即可。当需要修改 FPGA 功能时，只需换一片 EPROM 即可。这样，同一片 FPGA 不同的编程数据可以产生不同的电路功能。因此 FPGA 的使用非常灵活。FPGA 有多种配置模式并行主模式为一片 FPGA 加一片 EPROM 的方式，主从模式可以支持一片PROM 编程多片 FPGA 串行模式可以采用串行 PROM 编程 FPGA 外设模式可以将FPGA 作为微处理器的外设由微处理器对其编程。FPGA 芯片是特殊的 ASIC 芯片,除了具有 ASIC 的特点之外还具有以下几个优点随着超大规模集成电路 Very Large Scale IC,VLSI 工艺的不断提高。单一芯片内部可以容纳上百万个晶体管 FPGA 芯片的规模也越来越大，其单片逻辑门数已达到上百万门，所实现的功能越来越强，同时还可以实现系统集成。FPGA 芯片在出厂之前 100%都做过测试，不需要设计人员承担投资风和费用，设计人员只需在自己的实验室里就可以通过相关的软硬件环境来完成芯片的最终功能设计。所以 FPGA 的资金投入少，节省了许多潜在的花费。用户可以反复的编程、擦除、使用，或者在外围电路不动的情况下用不同的实现软件就可以实现不同的功能。因此，用 FPGA 试制样本能以最快的速度占领市场。FPGA 软件包中有各种输入工具、仿真工具、版图设计工具及编程器等全线产品，使电路设计人员在很短的时间内就可以完成电路的输入、编译、优化、仿真，直至最后芯片的制作。当电路有少量的改动时，更能显示出 FPGA 的优势。电路设计人员使用 FPGA 进行电路设计是时，不需要具备专门的 IC 深层次的知识 FPGA 软件易学易用，可以使设计人员集中精力进行电路设计，快速将产品推向市场。1.51.5 VHDLVHDL 简介简介VHDL 的英文全名是 Very-High-Speed Integrated Circuit Hardware Description Language,诞生于 1982 年。1987 年底 VHDL 被 IEEE 和美国国防部确认为标准硬件描述语言。自 IEEE 公布了 VHDL 的标准版本 IEEE-1076，简称87 版)之后，各 EDA 公司相继推出了自己的 VHDL 设计环境，或宣布自己的设计工具可以和 VHDL 接口。此后 VHDL 在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993 年 IEEE 对 VHDL 进行了修订，从更高的抽象层次和系统描述能力上扩展 VHDL 的内容，公布了新版本的 VHDL 即IEEE 标准的 1076-1993 版本简称 93 版。现在 VHDL 和 Verilog 作为 IEEE 的工业标准硬件描述语言又得到众多 EDA 公司的支持，在电子工程领域，已成为事张家界航空工业职业技术学院毕业设计说明书3实上的通用硬件描述语言。有专家认为，在新的世纪中 VHDL 与 Verilog 语言将承担起大部分的数字系统设计任务。VHDL 主要用于描述数字系统的结构行为、功能和接口。除了含有许多具有硬件特征的语句外 VHDL 的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL 的程序结构特点是将一项工程设计或称设计实体可以是一个元件、一个电路模块或一个系统，分成外部，或称可视部分及端口)和内部或称不可视部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是 VHDL 系统设计的基本点。应用 VHDL 进行工程设计的优点是多方面的。1与其他的硬件描述语言相比 VHDL 具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。2VHDL 丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性随时可对设计进行仿真模拟。3VHDL 语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。4对于用 VHDL 完成的一个确定的设计,可以利用 EDA 工具进行逻辑综合和优化,并自动的把 VHDL 描述设计转变成门级网表。5VHDL 对设计的描述具有相对独立性，设计者可以不懂硬件的结构,也不必管理最终设计实现的目标器件是什么，而进行独立的设计。1.41.4 章节安排章节安排本次设计可分为三个部分：叙述部分、硬件部分、软件部分，第一部分为叙述部分包含第一章到第三章；第二部分为硬件部第四章；第三部分为软件与调试部分包含第五章到第七章。章节安排如下：第 1 章 引言第 2 章 方案论证与选型第 3 章 数字频率计的基本原理以及实现方法第 4 章 硬件电路设计第 5 章 软件设计第 6 章 产品调试张家界航空工业职业技术学院毕业设计说明书4第 7 章 使用说明第 8 章 心得体会致谢参考文献第第 2 2 章章 方案论证与方案论证与选型选型2.12.1 设计任务分析设计任务分析本次的课题设计的是基于 FPGA 数字频率计的设计，为了完成设计要求，我们需要采用 FPGA 编程以及硬件电路的设计。我需采用到计数、分频、显示等。2.22.2 方案方案论证与选择论证与选择经过对设计任务的分析，有三种方案可以完成设计要求。2.2.1 方案一：采用小规模数字集成电路制作被测信号经过放大整形变换为脉冲信号后加到主控门的输入端，时基信号经控制电路产生闸门信号送至主控门，只有在闸门信号采样期间输入信号才通过主控门，若时基信号周期为 T，进入计数器的输入脉冲数为 N，则被信号的测频率其频率 F=N/T。2.2.2 二：采用单片机为控制中心进行测频单片机技术比较成熟，功能也比较强大，被测信号经放大整形后送入测频电路，由单片机对测频电路的输入信号进行处理，得出相应的数据送至显示器显示。采用这种方案优点是成熟的单片机技术、运算功能较强、软件编程灵活、自由度大、设计成本也较低、缺点是显而易见的，在传统的单片机设计系统中必须使用许多分立元件组成单片机的外围电路，整个系统显得十分复杂，并且单品机的频率不能做的很高，使得测量精度大大降低。2.2.3 方案三：采用 FPGA 作为控制中心的数字频率计FPGA 的结构灵活，其逻辑单元、可编程内部连线和 I/O 单元都可以由用户编程，可以实现任何逻辑功能，满足各种设计需求，其速度快、功耗低，通用张家界航空工业职业技术学院毕业设计说明书5性强，特别适用于复杂系统的设计。利用 VHDL（超高速集成电路硬件描述语言)工业标准硬件描述语言,采用自顶向下(Top to Down)和基于库(Library-based)的设计,设计者不但可以不必了解硬件结构设计,而且将使系统大大简化,提高整体的性能和可靠性。2.32.3方案确定方案确定通过三种方案的比较发现，方案一的电路设计要复杂、繁重，且误差比较大方案二要比方案一简洁、新颖，但从系统设计的指标要求上看要实现频率的测量范围 1HZ-10MHZ,但由于使用的是计数法测量频率，在频率较低时会产生较大的误差，方案三利用 FPGA 高速的信号采集处理能力，满足各种设计要求，其速度快、功耗低、通用性强 是数字频率计设计的最佳选择方案。张家界航空工业职业技术学院毕业设计说明书6第第 3 3 章章数字频率计基本原理以及实现方法数字频率计基本原理以及实现方法3.13.1 数字频率计的基本原理数字频率计的基本原理数字频率计的主要功能是测量周期的频率。频率是单位时间（1S）内信号发生周期变化的次数。如果我们能在给定的 1S 时间内对信号波形计数，并将计数结果显示出来，就能读取被测信号的频率。数字频率计首先必须获得先对稳定与准确的时间，同时将被测信号转出幅度与波形均能被数字电路识别的脉冲信号，然后通过计数器计算这一段时间间隔内的脉冲个数，将其换算后显示出来。通俗一点说就是用计数器来计算 1S 内的脉冲的个数。当它工作时，输入1000HZ 的脉冲时，它经过分频、计时、锁存、动态扫描、显示等；在 1S 内最终显示 1000HZ 的工作过程。3.23.2 数字频率计的实现方法数字频率计的实现方法数字频率计的基本原理是用计数器来计算 1S 内的脉冲的个数。当它工作时，输入 1000HZ 的脉冲时，它经过分频、计时、锁存、动态扫描、显示等；在 1S内最终显示 1000HZ 的工作过程。本次设计运用 VHDL 在 FPGA 器件上实现数字频率计测频系统，运用测频法原理实现频率计，能够用十进制数码显示被测信号的频率，仅能够测量正弦波、方波和三角波等信号的频率，而且能够对其他多种物理量进行测量。根据测频法原理设计频率计，测量一秒或者 x 秒内待测信号的周期个数，然后经过分频或者倍频法，计数出一秒内待测信号的个数 t,t即为待测信号的频率值。由此定义，我们可以将频率的测量分为三个主要步骤。时基产生与测频控制进程模块，产生一个标准的时钟信号，作为闸门信号，闸门信号主要是对计数器的工作状态进行控制，在闸门信号有效的时间内开启计数器，对输入的波形进行计数，就是对 1 秒或者 x 秒内被测信号的周期进行累计。为了计算方便，通过倍频或者分频后使得闸门有效时间为 1 秒。计数进程模块，在闸门信号有效时间范围内，既使能信号 1S，高电平期间内，对输入的信号周期个数进行计数。主要是通过计数器的开启，对被测信号在单位时间内的重复次数进行测量，如果数字频率计的设计 时间不是单位时间，则通过分频或者倍频将时间换算为单位时间，则单位时间内待测信号的个数即为待测频率值。闸门信号(测频控制信号)控制对计数器的开启和关闭，被测信号在闸门信号开启(既 1S)期间内，对计数器的计数功能进行触发，并计数；译码显示模块，将计数器测得的频率值(二进制数)，通过七段译码器，译成十进制数张家界航空工业职业技术学院毕业设计说明书7并在 LED 上显示出来。3.33.3 数字频率计电路总体框图数字频率计电路总体框图图 1 数字频率计电路框图张家界航空工业职业技术学院毕业设计说明书8第第 4 4 章章硬件设计硬件设计4.14.1 设计阐述设计阐述为了实现本次设计要求，我们对比许多，经比较发现 EP2C5T144 最小系统价格便宜，功能集全，符合本次设计的所有要求，最终选用了 EP2C5T144 最小系统，复位电路、时钟电路、电源电路、数码管电路组成整个电路来完成本次设计。4.24.2 EP2C5T144EP2C5T144 芯片的说明芯片的说明4.2.1 EP2C5T144 概述 本次设计选用的主芯片 FPGA 型号为 Altera 公司 CycloneII 系列的EP2C5T144，等效门数为 23 万门。开发板电源采用 5V 直流电，通过板上完善的电源系统，为 FPGA 等元件提供所需的各种电压，并可向外输出 5V、3.3V、电压。板上配有 EPCS4 配置芯片，JTAG 下载端口，50MHz 有源晶振。设有 4 个 LED 发光二极管，用作简单输出。设有 4 个 按键，用作操作输入信号。FPGA 的所有引脚均通过 2.54mm 标准排针引出。图 2EP2C5T144 芯片张家界航空工业职业技术学院毕业设计说明书94.2.2 硬件设计电路设计的整体结构框图如图 3 所示：图 3 电路设计结构框图1、电源电路电源电路是核心板子能够正常工作最基本的电路。查芯片手册可知，该芯片需要 1.0V/1.2V 电压来供给内部逻辑电压（VCCINT）和 PLL 数字电压（VCCA_PLL）等,如：IO 电压（VCCIO）可接入 1.2 V、1.5 V、1.8 V、2.5 V、3.0 V 和 3.3 V 等不同的电压来给每个片区提供不同的电压标准。因此，在设计上，把输入的 5V 电压分别转换为 3.3V、1.2V 等来维持板子正常工作。同时为了方便检测电源的工作状态，板子在 3.3V 电源输出处接上 LED 发光二极管（电源指示灯）。电源电路原理图如图 4 所示：张家界航空工业职业技术学院毕业设计说明书10C 1510 4GND2IN1O UT3U 1A MS 11 17-3.3 VE 210 uFL 1G NDD 1M 7C 1610 4GND2IN1O UT3U 2A MS 11 17-1.2 VE 310 uFL 2G NDV CC IOV CC IN TV CCE 110 0u FD 4L EDR 222.2K12J5co n2V CC IO112233P5POW ER112233445566s1关关关关V CC 1.2 图 4 电源电路引脚名引脚名称称描述描述VCC5外部输入 5V 供电电压VCCIO经 AMS1117-3.3 稳压器件转压的 3.3V 电压，一般用于供给时钟、配置电路等电压和特殊功能引脚高电平等。VCC1.2经 AMS1117-1.2 稳压器件转压的 1.2V 电压，一般用于供给的VCCINT、VCC_PLL 电压等。2、时钟电路在 FPGA 设计中时钟的最好解决方案是：由专用的全局时钟输入引脚驱动的单个主时钟去钟控设计中的每一个时序器件，只要有可能就因该尽量在设计项目中采用全局时钟，FPGA 都具有专门的全局时钟引脚，它直接连到器件中的每一个寄存器。在器件中，这种全局时钟能提供最短的传输延时。在设计中我们用到一个全局时钟口 CLK，由于它是单个时钟口，所有我们考虑用有源晶振时钟作为外部时钟来源。板字采用的是 50MHz 的晶振，为系统提供精准的时钟源，其原理图如图 5 所示：张家界航空工业职业技术学院毕业设计说明书11图 5 时钟电路引脚名称引脚名称描述描述CLK时钟输入，接 PIN17 引脚3、复位电路复位电脑包括 RST 复位电路。RST 复位采用 RESET 按键开关构成的阻容复位电路，按下后，低电平有效产生复位信号。其原理图如图 6 所示：图 6 复位电路引脚名称引脚名称描述描述RESET低电平复位4、配置/下载接口配置又称加载或下载，是对 FPGA 内容进行编程的一个过程。每次上电后需要进行配置是基于 SRAM 工艺 FPGA 的一个特点。在 FPGA 内部，有许多可编程的多路器、逻辑、互连线节点和 RAM 初始化内容等，都需要配置数据来控制。FPGA 中配置 RAM 就起到了这样一个作用，它存放了配置数据的内容。根据 FPAG 在配置电路中的角色，其配置数据可以使用 3 种方式载入（Download）到目标器件，这三种分别是：FPGA 主动（Active）方式、FPGA 被动（Passive）方法和 JTAG 方式。JTAG 接口是一个业界标准接口，Altera FPGA 基本上都可以支持 JTAG 命令来配置 FPGA，而且 JTAG 配置方式比其他任何张家界航空工业职业技术学院毕业设计说明书12一种配置方式优先级都高，因此，我们在板子提供了 JTAG 配置方式，其配置接口电路图如图 7 所示：用户可以使用专用的 Altera 下载器 USB Blaster2进行下载调试。如需编程到 EPCS 芯片需要对下载文件格式进行转换3图 7 配置/下载接口引脚名称引脚名称描述描述TDI用于测试数据的输入TDO用于测试数据的输出TMS模式控制管脚，决定 JTAG 电路内部的 TAP 状态机的跳转TCK测试时钟，其他信号线都必须与之同步5、配置电路为了使 FPGA 掉电后仍然能够保持程序数据，FPGA 需要外接配置芯片，这里选用了 Altera 公司的串行 FLASH 存储器 EPCS4。EPCS4 属于增强型配置器件，容量高达 4Mbit,支持对打容量 FPGA 的单片配置，它们可以由 JTAG 接口进行在系统编程（In System Programming）。其对应配置电路原理图如图 8 所示：图 8 配置电路张家界航空工业职业技术学院毕业设计说明书136、LED 电路板载 4 个用户 LED，每个 LED 都是直接由 FPGA 芯片上一个引脚来驱动的，当给对应的引脚一个逻辑低电平时，点亮 LED，原理图如图 9 所示：图 9LED 电路7、按键电路模块 板载 4 个用户按键输入，每个按键都是直接由 FPGA 芯片上一个引脚来识别的，当有按键按下对应的引脚为逻辑低电平，没有按键按下为高电平，原理图如图10 所示：图 10 按键模块电路张家界航空工业职业技术学院毕业设计说明书148、扩展板接口 核心板 FPGA 芯片的所有管脚全部引出，可以直接把板子插到应用板子上。用户设计时可以采用核心板和扩展板分离的方式，这种灵活的设计模式一方面方便用户根据自己的需求自行设计外接电路，方便快捷；另一方面核心板和底板接口设计充分考虑了与其他 FPGA 板子的兼容和通用性，方便用户升级换代。9、上电和下载给板子供电，需要给板子上对应的 5V 和 GND 接入 5V 的供电电源。供电正常的情况下，PWR_LED 亮起。板载了 JTAG 下载标准接口，可使用专用的 USB Blaster4下载器接入 JTAG 接口进行下载操作。4.34.3 数字频率计数码管显示电路数字频率计数码管显示电路图 12 数码管显示电路张家界航空工业职业技术学院毕业设计说明书154.44.4 频率计成品图频率计成品图张家界航空工业职业技术学院毕业设计说明书16第第 5 5 章章软件设计软件设计5.15.1 软件总体设计软件总体设计整个软件设计由分频、计数、译码显示、复位、单位转换五个模块来实现本次设计的功能。分频：得到 1S 的标准时间；计数：对输入信号计数；译码：将计数得到的数据进行译码送入数码管显示；复位：对上一轮的测试进行清零；单位换：测量单位的选择。图 13 软件总框图张家界航空工业职业技术学院毕业设计说明书175.25.2 软件流程框图软件流程框图图 14 软件流程图5.35.3 软件模块说明软件模块说明5.3.1 源程序源程序是程序的主体，包括了程序的复位信号，被测信号，时钟信号，使能信号等等。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity freq_test is port(reset:in std_logic;-复位信号 张家界航空工业职业技术学院毕业设计说明书18 key:in std_logic;-复位信号 clk:in std_logic;-系统时钟 testClk:in std_logic;-被测信号 outClk:out std_logic;yy1:out std_logic_vector(7 downto 0);-八段码 w1:out std_logic_vector(6 downto 0);-数码管位选信号 end freq_test;architecture behav of freq_test is signal b1,b2,b3,b4,b5,b6,b7,b8:std_logic_vector(3 downto 0);-十进制计数器 signal regb1,regb2,regb3,regb4,regb5,regb6,regb7,regb8:std_logic_vector(3 downto 0);-十进制计数器 signal bcd:std_logic_vector(3 downto 0);-BCD 码寄存器 signal q:integer range 0 to 49999999;-秒分频系数 signal qq:integer range 0 to 699999;-动态扫描分频系数signal unitFlag:integer range 0 to 3;signal en,bclk:std_logic;signal clrFlag:std_logic;-使能信号，有效被测信号 signal sss:std_logic_vector(3 downto 0);-小数点 signal bcd0,bcd1,bcd2,bcd3,bcd4,bcd5,bcdUnit:std_logic_vector(3 downto 0);-寄存 7 位十位计数器中有效的高 4 位数据 begin second:process(en,reset,clk)-此进程产生一个持续时间为一秒的的闸门信号 begin and2:process(en,testClk)-此进程得到 7 位十进制计数器的计数脉冲 begin 5.3.2 计数程序计数器是频率测量中的最重要的测量模块，计数器在闸门信号开启的时间内对被测脉冲信号进行计数。lsif bclkevent and bclk=1 then if b1=1001 then b1=0000;-此 IF 语句完成个位十进制计数 if b2=1001 then b2=0000;-此 IF 语句完成百位十进制计数 if b3=1001 then b3=0000;-此 IF 语句完成千位十进制计数 张家界航空工业职业技术学院毕业设计说明书19 if b4=1001 then b4=0000;-此 IF 语句完成万位十进制计数 if b5=1001 then b5=0000;-此 IF 语句完成十万位十进制计数 if b6=1001 then b6=0000;-此 IF 语句完成百万位十进制计数 if b7=1001 then b7=0000;-此 IF 语句完成千万位十进制计数 if b8=1001 then b8=0000;-此 IF 语句完成 10 千万位十进制计数 else b8=b8+1;end if;else b7=b7+1;end if;else b6=b6+1;end if;else b5=b5+1;end if;else b4=b4+1;end if;else b3=b3+1;end if;else b2=b2+1;end if;else b1=b1+1;clrFlag=1;end if;end if;end process;5.3.3 分频程序获得 1S 的标准时间if reset=0 then q=0;en=0;elsif clkevent and clk=1 then if q49999999 then q=q+1;else q=0;en=not en;end if;end if;outClk=en;-if q49999999 and start=1 then en=1;-en=1 miao -else en=0;-end if;end process;张家界航空工业职业技术学院毕业设计说明书205.3.4 单位转换程序单位的转换process(reset,clk)begin if reset=0 then bcd5=0000;bcd4=0000;bcd3=0000;bcd2=0000;bcd1=0000;bcd0=0000;sss=0000;bcdUnit0000 then bcd5=regb8;bcd4=regb7;bcd3=regb6;bcd2=regb5;bcd1=regb4;bcd0=regb3;sss=1110;bcdUnit0000 then bcd5=regb7;bcd4=regb6;bcd3=regb5;bcd2=regb4;bcd1=regb3;bcd0=regb2;sss=1101;bcdUnit=1110;-MHZ if unitFlag=2 then bcd5=regb8;bcd4=regb7;bcd3=regb6;bcd2=regb5;bcd1=regb4;bcd0=regb3;sss=1110;张家界航空工业职业技术学院毕业设计说明书21 bcdUnit=1110;-MHZ elsif unitFlag=1 then bcd5=regb7;bcd4=regb6;bcd3=regb5;bcd2=regb4;bcd1=regb3;bcd0=regb2;sss=1011;bcdUnit=1101;-kHZ else bcd5=regb6;bcd4=regb5;bcd3=regb4;bcd2=regb3;bcd1=regb2;bcd0=regb1;sss=0111;bcdUnit=1100;-HZ end if;end if;end process;5.3.5 译码显示程序将计数得到的数据进行译码后在数码管上显示。weixuan:process(clk)-此进程完成数据的动态显示 begin if clkevent and clk=1 then if qq 99999 then qq=qq+1;bcd=bcd5;w1=1000000;if sss=1101 then yy1(0)=1;else yy1(0)=0;end if;elsif qq199999 then qq=qq+1;bcd=bcd4;w1=0100000;if sss=1110 then yy1(0)=1;else yy1(0)=0;end if;elsif qq299999 then张家界航空工业职业技术学院毕业设计说明书22 qq=qq+1;bcd=bcd3;w1=0010000;if sss=1111 then yy1(0)=1;else yy1(0)=0;end if;elsif qq399999 then qq=qq+1;bcd=bcd2;w1=0001000;if sss=1011 then yy1(0)=1;else yy1(0)=0;end if;elsif qq499999 then qq=qq+1;bcd=bcd1;w1=0000100;if sss=1111 then yy1(0)=1;else yy1(0)=0;end if;elsif qq599999 then qq=qq+1;bcd=bcd0;w1=0000010;if sss=1111 then yy1(0)=1;else yy1(0)=0;end if;elsif qq699999 then qq=qq+1;bcd=bcdUnit;w1=0000001;if sss=1111 then yy1(0)=1;else yy1(0)=0;end if;else qqyy1(7 downto 1)yy1(7 downto 1)yy1(7 downto 1)yy1(7 downto 1)yy1(7 downto 1)yy1(7 downto 1)yy1(7 downto 1)yy1(7 downto 1)yy1(7 downto 1)yy1(7 downto 1)yy1(7 downto 1)yy1(7 downto 1)yy1(7 downto 1)yy1(7 downto 1)=1111110;end case;end process;end behav;5.3.6 复位清零程序按下复位键时使能信号 clrFlag 为低电平时则清零复位为高电平时锁存数据不清零。if reset=0 then -复位 regb1=0000;regb2=0000;regb3=0000;regb4=0000;regb5=0000;regb6=0000;regb7=0000;regb8=0000;b1=0000;b2=0000;b3=0000;b4=0000;b5=0000;张家界航空工业职业技术学院毕业设计说明书24b6=0000;b7=0000;b8=0000;clrFlag=0;elsif en=0 and clrFlag=1 then -锁存数据 regb1=b1;regb2=b2;regb3=b3;regb4=b4