简易频率计设计PLD付优秀PPT.ppt

三、程序设计思路三、程序设计思路 依据系统时钟接受分频电路，分出计数闸门信号，动态扫依据系统时钟接受分频电路，分出计数闸门信号，动态扫描频率信号；在单位闸门时间（描频率信号；在单位闸门时间（1秒）内对被测信号进行计数，秒）内对被测信号进行计数，计数值即为信号的频率；利用闸门信号的边沿限制锁存和清零。计数值即为信号的频率；利用闸门信号的边沿限制锁存和清零。依据测量原理，将整个系统分为四个模块：闸门、扫描依据测量原理，将整个系统分为四个模块：闸门、扫描信号信号模块，信号信号模块，8个十进制计数级联模块，锁存器模块，动个十进制计数级联模块，锁存器模块，动态扫描译码模块。态扫描译码模块。三、程序设计思路三、程序设计思路标准标准时钟时钟闸门闸门扫描扫描模块模块计数计数模块模块锁锁存存器器锁存锁存待测信号待测信号1S GATECLRDELAYDELAY动动态态扫扫描描ENCLK图2 设计框图显示显示3.1 闸门扫描模块（闸门扫描模块（test_time)闸门扫描信号模块的作用是产生测频所须要的各种时钟限制闸门扫描信号模块的作用是产生测频所须要的各种时钟限制信号，主要有信号，主要有1秒的闸门信号，数码管扫描时钟，被测方波信号秒的闸门信号，数码管扫描时钟，被测方波信号（试验条件的缘由，被测信号内部产生，实际可以外接）。（试验条件的缘由，被测信号内部产生，实际可以外接）。3.1 部分代码（部分代码（test_time)3.2 8位十进制计数器模块（位十进制计数器模块（fre_measure)8位十进制计数器模块的作用是在位十进制计数器模块的作用是在1秒的闸门时间内，对被测秒的闸门时间内，对被测信号进行计数，同时待计数结果锁存后，对计数器清零。为便信号进行计数，同时待计数结果锁存后，对计数器清零。为便于测试，设计带置数功能，置数按键有效时，数码管又高到低于测试，设计带置数功能，置数按键有效时，数码管又高到低依次显示依次显示76543210。(部分代码部分代码)fre_measure3.3 8个个4位数据锁存器模块（位数据锁存器模块（suocun_frq)8个个4位数据锁存器模块的作用是对测频的结果进行锁存，避位数据锁存器模块的作用是对测频的结果进行锁存，避开数码管数据更新闪烁。考虑到触发保存和计数值清零的时序，开数码管数据更新闪烁。考虑到触发保存和计数值清零的时序，利用闸门时间信号反相的边沿（上升沿）触发锁存器。利用闸门时间信号反相的边沿（上升沿）触发锁存器。（代码）（代码）suocun_frq3.4 扫描译码模块（扫描译码模块（scan_decode)扫描译码模块的作用是对数码管进行动态扫描，并将计数器扫描译码模块的作用是对数码管进行动态扫描，并将计数器的计数值进行的计数值进行7段译码，送数码管显示（试验板上是共阴数码管）段译码，送数码管显示（试验板上是共阴数码管）。3.5 顶层设计（顶层设计（plj.gdf)顶层设计是将底层的顶层设计是将底层的4个模块接受原理图输入方式进行有序个模块接受原理图输入方式进行有序连接，实现对信号的频率测量，并显示。连接，实现对信号的频率测量，并显示。引脚锁定：引脚锁定：数码管：数码管：a(pin_171)b(pin_174)c(pin_176)d(pin_181)e(pin_183)f(pin_185)g(pin_187)DR(pin_189)共阴极共阴极数码管片选：数码管片选：LED_SEL2(pin_199)LED_SEL1(pin_197)LED_SEL0(pin_195)芯片：Cyclone III，EP3C16Q240C8四、提示四、提示系统时钟：系统时钟：CLK(pin_33)LOAD(pin_72)试验箱数码管电路图试验箱数码管电路图 数码管是4位8段共阴极型，引脚6、8、9、12为位选端，对应从右至左的4位数码管的共阴极，低电平有效；引脚11、7、4、2、1、10、5、3对应数码管的ag、DR等8段LED灯，高电平亮。五、试验报告要求五、试验报告要求1.画出顶层原理图画出顶层原理图2.比照频率计波形图分析电路工作原理比照频率计波形图分析电路工作原理3.写出各功能模块的写出各功能模块的VHDL语言源程序语言源程序4.书写试验报告时应结构合理，层次分明，在分析时留书写试验报告时应结构合理，层次分明，在分析时留意语言的流畅。意语言的流畅。