计算机系统组成电子.pptx

3.1 存储器概述 存储器的基本概念 存储存储容量容量：能存放的二进制位数或字节数；：能存放的二进制位数或字节数；存储器的速度存储器的速度：可用访问时间、存储周期或频宽：可用访问时间、存储周期或频宽来描述。来描述。存储介质存储介质：能表示二进制：能表示二进制1和和0的的物理部件物理部件；存储元存储元：存储：存储1位位二进制代码信息的器件；二进制代码信息的器件；存储单元存储单元：若干个存储元的集合，它可以存放：若干个存储元的集合，它可以存放一一个字或一个字节个字或一个字节；存储体存储体：若干个存储单元的集合；：若干个存储单元的集合；地址地址：存储单元的编号；：存储单元的编号；第1页/共147页3.1.1 存储器分类1.按存储介质分类按存储介质分类 存储元件必须具有存储元件必须具有两个截然不同的物理状态两个截然不同的物理状态，才能被用来表示二进制代码才能被用来表示二进制代码“0和和1”。半导体存储器半导体存储器 磁性材料存储器磁性材料存储器 光介质存储器光介质存储器第2页/共147页2.按存取方式分类按存取方式分类(1)顺序存取存储器（顺序存取存储器（SAM）信息顺序存放或读出，其存取时间信息顺序存放或读出，其存取时间取决于信息存放取决于信息存放位置位置；以记录块为单位编址；以记录块为单位编址；磁带存储器磁带存储器就是一种顺序存储器，它存储容量大，就是一种顺序存储器，它存储容量大，但存取速度慢。但存取速度慢。第3页/共147页(2)随机存取存储器（随机存取存储器（RAM）CPU或或I/O设备在任一时刻都可设备在任一时刻都可按地址访问其任一按地址访问其任一个存储单元个存储单元，且访问时间与地址无关，都是一个存，且访问时间与地址无关，都是一个存取周期。取周期。半导体存储器一般属于这类存储器。半导体存储器一般属于这类存储器。(3)直接存取存储器（直接存取存储器（DAM）存取方式介于存取方式介于RAM和和SAM之间，之间，先选取需要存取信先选取需要存取信息所在的区域息所在的区域，然后用顺序方式存取；，然后用顺序方式存取；磁盘属于直接存取存储器，它的容量也比较大，速度磁盘属于直接存取存储器，它的容量也比较大，速度则介于则介于SAM和和RAM之中，之中，主要用作辅存主要用作辅存。第4页/共147页(4)只读存储器（只读存储器（ROM）在正常读写操作下，这类存储器的内容只能读出在正常读写操作下，这类存储器的内容只能读出而不能写入。而不能写入。有的有的ROM位于主存中特定区域（如位于主存中特定区域（如IBM-PC机中机中ROM BIOS）其访问方式和）其访问方式和RAM一样按地址访问；一样按地址访问；也有的也有的ROM用作辅存，采用顺序访问方式，例如用作辅存，采用顺序访问方式，例如CDROM。第5页/共147页3.按存储器在计算机中的功能分类按存储器在计算机中的功能分类(1)高速缓冲存储器（高速缓冲存储器（Cache）由双极型半导体组成，构成计算机系统中的一个由双极型半导体组成，构成计算机系统中的一个高速小容量存储器高速小容量存储器。(2)主存储器主存储器 用来存放计算机用来存放计算机运行时的大量程序和数据运行时的大量程序和数据，主存，主存储器目前一般用储器目前一般用CMOS半导体存储器构成。半导体存储器构成。其存取速度能其存取速度能接近接近CPU的工作速度的工作速度，用来临时存，用来临时存放指令和数据。放指令和数据。第6页/共147页(3)辅助存储器（外存储器）辅助存储器（外存储器）CPU能够直接访问的存储器称能够直接访问的存储器称内存储器内存储器，高速缓存高速缓存和主存和主存都是内存储器。都是内存储器。外存储器容量大，可存放大量的程序和数据。外存储器容量大，可存放大量的程序和数据。外存储器的内容需要调入主存后才能被外存储器的内容需要调入主存后才能被CPU访问。访问。外存储器外存储器主要由磁表面存储器组成；光存储器渐主要由磁表面存储器组成；光存储器渐成为一种重要的辅助存储器。成为一种重要的辅助存储器。第7页/共147页存储器存储器外存储器外存储器内存储器内存储器硬盘硬盘软盘软盘光盘光盘ROM（只读）（只读）RAM（随机）（随机）ROM（不可改写）（不可改写）PROM（一次可改写）（一次可改写）EPROM（多次可改写）（多次可改写）E2PROM（多次电可改写）（多次电可改写）SRAM（静态存储器）（静态存储器）DRAM（动态存储器）（动态存储器）存储器的分类简图存储器的分类简图第8页/共147页3.1.2 存储器的主要性能指标 1）容量）容量 存储器的存储器的容量容量指它能存放的二进制位数或字（字指它能存放的二进制位数或字（字节）数；节）数；单位有单位有B（字节（字节Byte），），KB（千字节，（千字节，K为为210），），MB（兆字节，（兆字节，M为为220），），GB（千兆字节，（千兆字节，G为为 230）等。）等。第9页/共147页2）速度速度 存储器的存储器的速度速度可用可用访问时间访问时间、存储周期存储周期或或频宽频宽来来描述描述；TW是将一个字写入存储器所需的时间。是将一个字写入存储器所需的时间。访问时间访问时间：用读出时间：用读出时间TA及写入时间及写入时间TW来描述；来描述；TA是从存储器接到读命令以后至信息被送到是从存储器接到读命令以后至信息被送到数据数据总线总线上所需的时间；上所需的时间；第10页/共147页 存取周期存取周期（TM）是存储器进行一次完整的读写操）是存储器进行一次完整的读写操作所需要的全部时间；作所需要的全部时间；常用常用存储器进行连续读写操作的最短间隔时间存储器进行连续读写操作的最短间隔时间；TM直接关系到计算机的运算速度；直接关系到计算机的运算速度；一般有一般有 TM TA、TMTW，单位用微秒或毫微秒。，单位用微秒或毫微秒。存储器的频宽存储器的频宽B：表示存储器被连续访问时，提供：表示存储器被连续访问时，提供的数据传送速率；的数据传送速率；常用每秒钟传送信息的位数（或字节数）来衡量。常用每秒钟传送信息的位数（或字节数）来衡量。第11页/共147页 存存储储器器的的价价格格：可可用用总总价价格格C或或每每位位价价格格c来来表表示示，若存储器按位计算的容量为若存储器按位计算的容量为S；则则:c=C/S3）价格价格 第12页/共147页3.1.3 存储器结构1.存储系统的层次结构存储系统的层次结构 存储系统的层次存储系统的层次结构是把各种结构是把各种不同容量和不同存取不同容量和不同存取速度的存储器速度的存储器按一定的结构有机地组织在一起；按一定的结构有机地组织在一起；程序和数据按不同的层次存放在各级存储器中，使程序和数据按不同的层次存放在各级存储器中，使整个存储系统具有较好综合性能指标整个存储系统具有较好综合性能指标。由二类存储器构成的由二类存储器构成的存储系统层次结构存储系统层次结构高速缓存高速缓存（Cache）主存主存寄寄存存器器组组CPU辅存辅存主机主机图图3.1 存储器系统的层次结构存储器系统的层次结构第13页/共147页(1)“高速缓存高速缓存主存主存”层次层次 这个层次主要解决存储器的这个层次主要解决存储器的速度速度问题；问题；在在CPU与主存之间增设一级存储器，称与主存之间增设一级存储器，称高速缓冲高速缓冲存储器（存储器（Cache）；CPU访问内存时，将地址码同时送到访问内存时，将地址码同时送到Cache和主存，和主存，若在若在Cache中找到相应内容，称访问中找到相应内容，称访问“命中命中”，信息，信息就从就从Cache中读取；中读取；Cache速度可与速度可与CPU相匹配，但容量较小，只能存放相匹配，但容量较小，只能存放一小段程序和数据；一小段程序和数据；否则否则CPU从主存中读取（称访问从主存中读取（称访问“不命中不命中”）；此）；此时一般要进行时一般要进行Cache和主存的信息交换。和主存的信息交换。第14页/共147页 提高存储器速度的措施提高存储器速度的措施 采用高速器件；采用高速器件；采用采用cache（高速缓冲存储器）；（高速缓冲存储器）；采用多体交叉存储器采用多体交叉存储器；采用双端口存储器；采用双端口存储器；采用相联存储器，加长存储器的字长。采用相联存储器，加长存储器的字长。第15页/共147页 把主存分为若干容量相同、能独立地由把主存分为若干容量相同、能独立地由CPU进行存进行存取的存储体。取的存储体。通过通过CPU与各存储体的并与各存储体的并行交叉存取操作，提高整行交叉存取操作，提高整个主存储器的频宽。个主存储器的频宽。多体交叉存取多体交叉存取3.2第16页/共147页(2)“主存主存辅存辅存”层次层次 这个层次主要解决存储器的这个层次主要解决存储器的容量容量问题。问题。“主存主存辅存辅存”层次是一个既层次是一个既具有主存的存取速度具有主存的存取速度又又具有辅存的大容量低成本具有辅存的大容量低成本特点的一个存储器总体特点的一个存储器总体。把正在被把正在被CPU使用的使用的“活动活动”的程序和数据放在主存的程序和数据放在主存中中，其余信息存放在容量大、但速度较慢的辅存中。，其余信息存放在容量大、但速度较慢的辅存中。虚拟存储技术虚拟存储技术面对程序员的是一个具有辅存的容量、面对程序员的是一个具有辅存的容量、主存的速度的存储器；解决了主存容量不足的问题。主存的速度的存储器；解决了主存容量不足的问题。第17页/共147页3.1.4 主存储器的编址和与CPU的连接 赋予存储单元惟一的编号，以二进制数表示；称为赋予存储单元惟一的编号，以二进制数表示；称为地址地址或地址码。或地址码。存储单元及其编址存储单元及其编址 目前计算机主存的编址大多目前计算机主存的编址大多按字节编址按字节编址。能访问的存储单元数目，称为能访问的存储单元数目，称为地址空间地址空间；由地址码；由地址码的位数决定。的位数决定。第18页/共147页 主存与主存与CPU的连接的连接（MFC）（RD、WR）主存主存存储体存储体有有2k个存储单元个存储单元每单元为每单元为n位位控制电路控制电路CPUMARMDR地址总线地址总线 k位位数据总线数据总线 n位位图图3.3 主存与主存与CPU的连接的连接第19页/共147页3.2 半导体随机存储器 半导体半导体RAM 双极型双极型RAMMOS型型RAM静态静态RAM动态动态RAM第20页/共147页3.2.1 静态存储器（SRAM）1.静态存储单元静态存储单元（1）保持状态保持状态 字选线低电位，字选线低电位，T3与与T4截截止，触发器与外界隔离。止，触发器与外界隔离。A高高 T2导通导通 B低低 T1截止截止 保持保持“1 1”态：态：图图3.4 六管六管MOS静态存储器的存储单元静态存储器的存储单元字选择线字选择线VDDVGGVSS位线位线1 位线位线2T1 T2T3 T4T5 T6 A B第21页/共147页（2）读出）读出 字选线字选线加加高电位高电位，T3与与T4开启；使电路读出开启；使电路读出A、B信息。信息。（3）写入）写入 字线上字线上加高电位加高电位，T3与与T4开启；若要写开启；若要写1，在，在位线位线2上加上加低电位低电位。若要写若要写0，在，在位线位线1上上加加低电位低电位。图图3.4 六管六管MOS静态存储器的存储单元静态存储器的存储单元字选择线字选择线VDDVGGVSS位线位线1 位线位线2T1 T2T3 T4T5 T6 A B第22页/共147页 2.静态静态MOS存储器存储器（1）静态MOS存储器组成 字选择线字选择线Y 译译 码码 器器读出读出VDDVGGT5 T6T3 T4写入写入电路电路T7 T8存储元存储元T1T6X译译码码器器位线位线1 位线位线2T7 T8T7 T80 303A0A1A2 A3T1 T2VSS图图3.5 MOS静态存储器结构图静态存储器结构图存储元存储元T1T6存储元存储元T1T6DinWEDoutT7 T8第23页/共147页（2）静态MOS存储器芯片图图3.6第24页/共147页 存储体（存储矩阵）存储体（存储矩阵）存储体存储体是存储单元的集合。在容量较大的存储器中往是存储单元的集合。在容量较大的存储器中往往把往把各个字的同一位各个字的同一位组织在一个集成片中；组织在一个集成片中；4096个存储元排成个存储元排成64*64的矩阵。由的矩阵。由X选择线（行选择选择线（行选择线）和线）和Y选择线（列选择线）来选择所需用的单元。选择线（列选择线）来选择所需用的单元。图图3.6中的芯片是中的芯片是4096*1位，由这样的位，由这样的8个芯片可组成个芯片可组成4096字节的存储器。字节的存储器。第25页/共147页 两种地址译码方式：两种地址译码方式：一种是一种是单译码方式单译码方式，适用于小容量存储器；，适用于小容量存储器；地址译码器地址译码器 地址译码器地址译码器把用二进制表示的地址转换为把用二进制表示的地址转换为译码输入线译码输入线上的高电位上的高电位，以便驱动相应的读写电路。，以便驱动相应的读写电路。地址译码器只有一个，其输出叫字选线，地址译码器只有一个，其输出叫字选线，选择某个字选择某个字的所有位的所有位。地址输入线地址输入线n=5，经地址译码器译码后，产生，经地址译码器译码后，产生32个字个字选线，分别对应选线，分别对应32个地址。个地址。第26页/共147页 另一种是另一种是双译码方式双译码方式，适用于容量较大的存储器，适用于容量较大的存储器 地址译码器分为地址译码器分为X和和Y两个译码器。每一个译码器有两个译码器。每一个译码器有n/2个输入端，可以个输入端，可以译出译出2n/2个状态个状态，两译码器交叉译，两译码器交叉译码的结果，可码的结果，可产生产生2n/22 n/2 个输出状态个输出状态；图图3.7是采用双译码结构的是采用双译码结构的40961的存储单元矩阵；的存储单元矩阵；对对4096个单元选址，需要个单元选址，需要12根地址线：根地址线：A0A11。第27页/共147页图3.7第28页/共147页 驱动器驱动器 一条一条X方向的选择线要控制在其上的各个存储单元的方向的选择线要控制在其上的各个存储单元的字选线，负载较大，要在译码器输出后加驱动器。字选线，负载较大，要在译码器输出后加驱动器。I/O控制控制 它处于数据总线和被选用的单元之间，用以控制被选它处于数据总线和被选用的单元之间，用以控制被选中的单元读出或写入。中的单元读出或写入。片选控制片选控制 芯片外的地址译码器产生片选控制信号，选中要访问芯片外的地址译码器产生片选控制信号，选中要访问的存储字所在的芯片。的存储字所在的芯片。读读/写控制写控制 根据根据CPU给出的信号是读命令还是写命令，控制被选给出的信号是读命令还是写命令，控制被选中存储单元的读写。中存储单元的读写。第29页/共147页（3）静态静态MOS存储器芯片存储器芯片实例实例(62256 SRAM)62256 SRAM芯片引脚芯片引脚 该芯片容量为该芯片容量为32K8 读读/写控制：写控制：WE，低电低电平时为写入控制平时为写入控制；高电；高电平时为读出控制。平时为读出控制。地址引脚：地址引脚：A0A14 数据引脚：数据引脚：I/O0I/O7 片选：片选：CE低有效低有效 图3.8第30页/共147页（4）静态存储芯片的读静态存储芯片的读/写周期写周期 tRCtAtCOtOTD地址地址数据出数据出tWCtWtAWtWRtDHtDW数据入数据入地址地址CSDoutCSWEDin（a）读周期读周期（b）写周期写周期图图3.9 静态静态RAM芯片的读、写周期芯片的读、写周期第31页/共147页3.2.2 存储器的基本组织 由由mn1位存储器芯片组成位存储器芯片组成mn2位的存储器，需要（位的存储器，需要（n2/n1）片的）片的mn1位存储器芯片。位存储器芯片。用用8片片 40961位的芯片构成位的芯片构成4K字节的存储器；如图字节的存储器；如图3.10所示。所示。存储器容量的扩展：存储器容量的扩展：位扩展、字扩展和字位扩展位扩展、字扩展和字位扩展 用若干片位数较少的存储器芯片，构成具有用若干片位数较少的存储器芯片，构成具有给定字长给定字长的存储器的存储器，而存储器的，而存储器的字数与芯片上的字数相同字数与芯片上的字数相同。1.位扩展位扩展第32页/共147页图图3.10 位扩展构成的存储器位扩展构成的存储器中央中央处理器处理器（CPU）A0 A11CEWED7 D0WE A CE4K1DD7 D6 D0WE A CE4K1DWE A CE4K1D第33页/共147页2.字扩展字扩展 字扩展字扩展是容量的扩充（地址线增加），是容量的扩充（地址线增加），位数不变位数不变。用用4组组16K8的存储器构成的存储器构成 64K8的存储器的存储器(图图3.11)。由由m1n位存储器芯片组成位存储器芯片组成m2n位的存储器，需要位的存储器，需要（m2/m1）片的）片的m1n位存储器芯片。位存储器芯片。第34页/共147页中央中央处理器处理器（CPU）D7 D0A0 A1316K8D7 D0WE CE2:4译码器译码器A15A14WE图图3.11 字扩展构成的存储器字扩展构成的存储器16K8D7 D0WE CE16K8D7 D0WE CE16K8D7 D0WE CE第35页/共147页3.字位同时扩展字位同时扩展 由由m1n1位存储器芯片组成位存储器芯片组成m2n2位的存储器，需要位的存储器，需要(m2/m1)(n2/n1)片的片的m1n1位存储器芯片。位存储器芯片。图图3.12 字位扩展构成的存储器字位扩展构成的存储器 1K4bitD7D4D7D4D7D4D7D4第36页/共147页 地址线的连接地址线的连接，包括内部地址线和芯片选择线，包括内部地址线和芯片选择线的连接；的连接；数据线的连接数据线的连接，数据线对应相接；，数据线对应相接；控制线的连接控制线的连接，控制线主要有读，控制线主要有读/写控制线写控制线WE和存储器访问线和存储器访问线MREQ。4.静态静态RAM芯片与芯片与CPU连接连接第37页/共147页例例1 某存储器数据总线宽度为某存储器数据总线宽度为32 bit，存取周期为，存取周期为250 ns。试问该。试问该存储器的带宽存储器的带宽是多少？是多少？解解 Tm=250 ns，W=32 bitBm=128*106 bit/s=16*106B/s32 bitTmW250 ns第38页/共147页例例2.用用16K8位的位的SRAM芯片构成芯片构成64K16位的存位的存储器，试画出该存储器的组成逻辑框图。储器，试画出该存储器的组成逻辑框图。解：解：存储器容量为存储器容量为64K16位，其地址线为位，其地址线为16位位(A15A0)，数据线也为，数据线也为16位位(D15D0)；组成存储器时需要字位同时扩展，字扩展组成存储器时需要字位同时扩展，字扩展采用采用2:4译码器译码器，共，共4个模块；位扩展采用两片并接。个模块；位扩展采用两片并接。第39页/共147页16K816K816K816K816K816K816K816K8 D15D0A13A0MREQWEA15A142:4译译码码器器CPU 各组的各组的字地址字地址的范围？的范围？第40页/共147页 连接时要考虑和解决的几个问题：连接时要考虑和解决的几个问题：CPU的负载能力：的负载能力：当存储芯片较多时，在当存储芯片较多时，在CPU与存储芯片之间，与存储芯片之间，要增加必要的要增加必要的缓冲和驱动电路缓冲和驱动电路。速度匹配问题：速度匹配问题：存储器与存储器与CPU的速度相比，还是有很大差距；的速度相比，还是有很大差距；多片存储芯片的选通：多片存储芯片的选通：增加外部增加外部译码电路译码电路，产生片选信号；，产生片选信号；第41页/共147页 读读/写控制信号：写控制信号：CPU的读的读/写控制信号不一定与存储芯片引脚定义写控制信号不一定与存储芯片引脚定义的控制信号相符，有时要增加某些附加线路来实的控制信号相符，有时要增加某些附加线路来实现正确的控制。现正确的控制。5.内存条及其类型内存条及其类型 DIMM内存条封装的标准；共有内存条封装的标准；共有168根镀金接线，一根镀金接线，一次能够传送次能够传送64位数据，容量已达到位数据，容量已达到256M或以上。或以上。第42页/共147页3.2.2 动态存储器（DRAM）动态动态RAM利用利用MOS管的管的栅极电容栅极电容来保存信息，在来保存信息，在“信息保持信息保持”状态下，状态下，存储单元中没有电流流动存储单元中没有电流流动。(1)MOS管栅极电容保管栅极电容保存信息的原理存信息的原理 在在=+E时，由时，由VI（反反相相）写入信息到）写入信息到Cs。图3.131.动态存储单元动态存储单元 第43页/共147页 实际上实际上T3的的输入阻抗输入阻抗(R0)不可能为无穷大不可能为无穷大，CS上的上的电荷会缓慢泄放；电荷会缓慢泄放；当当变为变为0V，T1T4均不均不导通，导通，CS保持原有电平。保持原有电平。假定在假定在t=tR时时VS会下降到会下降到“1”电平的临界值电平的临界值V1以下，以下，从而使保存的信息丢失；从而使保存的信息丢失；保存时间保存时间tR约为约为2ms3.3ms。图3.14第44页/共147页(2)四管动态四管动态RAM单元单元 信息保持：信息保持：行选信号无效时，行选信号无效时，T3、T4，T1、T2均均不导通。不导通。假定假定CS2上充有电荷，上充有电荷，CS1未充电的状态为未充电的状态为“存存1”状态。状态。图3.15第45页/共147页 读操作读操作：预充电：发预充电：发+0脉冲，脉冲，使使CD1和和CD2预充电预充电。令行选择线有效，令行选择线有效，T3和和T4导通导通。DS1和和DS2的电位差的电位差使使I/O电路产生读电路产生读“1”或或“0”信号。信号。以上过程读出以上过程读出是非破是非破坏性的坏性的。图3.16第46页/共147页 若写若写“0”，则在，则在DS1线上加低电位线上加低电位，DS2线线上加高电位。上加高电位。写操作：写操作：先后送先后送+0和行选择和行选择脉冲脉冲；若要写若要写“1”，在，在DS1上加高电位上加高电位，在，在DS2上加低电位。上加低电位。图3.17第47页/共147页 读出读出:若原存若原存“1”，则则CS上电荷通过上电荷通过T管向管向数据线泄放，形成读数据线泄放，形成读“1”信号。信号。写入写入：要写：要写1，在数据，在数据线上加高电位，经线上加高电位，经T管对管对CS充电。充电。刷新刷新(Refresh)操作：操作：定时给栅容补充充定时给栅容补充充电，这一过程称为电，这一过程称为“刷新刷新”。(3)单管动态单管动态RAM电路电路图3.18第48页/共147页2.MOS管动态存储器管动态存储器(1)动态动态RAM特点特点 容量较大容量较大，大多数产品都采用一位输入输出，如：大多数产品都采用一位输入输出，如：256K1、1M1、4M1等。等。它的它的行地址和列地址通过相同的管脚分先后两次行地址和列地址通过相同的管脚分先后两次输入输入，这样地址引脚数可减少一半。，这样地址引脚数可减少一半。当当RAS低电平时输入行地址，低电平时输入行地址，CAS低电平时输入低电平时输入列地址。列地址。第49页/共147页图3.19 16K1位动态存储器框图 第50页/共147页 芯片中芯片中一行的所有元素被选中并进行一行的所有元素被选中并进行“读出读出”操作操作。根据读出内容对各单元进行根据读出内容对各单元进行“重写重写”；完成补充充电。；完成补充充电。由于由于没有列地址没有列地址和和CAS信号信号，各单元的数据读写彼此，各单元的数据读写彼此隔离，并且不会送到读出电路。隔离，并且不会送到读出电路。对对256*256的存储体，的存储体，256次刷新操作可刷新整个存储次刷新操作可刷新整个存储体。也可分为体。也可分为4个个128*128并行连接，并行连接，只需只需128次刷新次刷新。只送只送RAS信号的一种信号的一种“刷新刷新”方法方法(2)动态动态RAM的再生的再生(刷新刷新)第51页/共147页(3)刷新方式刷新方式 刷新周期刷新周期：一次刷新的时间间隔一次刷新的时间间隔，一般为，一般为2ms；常用的刷新方式有四种：常用的刷新方式有四种：集中式刷新、分散式刷新、异步刷新和透明刷新。集中式刷新、分散式刷新、异步刷新和透明刷新。集中式刷新集中式刷新(图图3.20(a)整个刷新整个刷新间隔内，前一段时间用于正常的读间隔内，前一段时间用于正常的读/写操作。写操作。而在而在后一段时间逐行进行后一段时间逐行进行刷新刷新。若若将将128128存储器刷新一遍，读写周期为存储器刷新一遍，读写周期为0.5s，刷，刷新间隔为新间隔为2ms；前前3872个周期个周期用来进行正常的读用来进行正常的读/写操写操作，作，而而后后128个读写周期个读写周期用来进行刷新操作。用来进行刷新操作。该方式会出现该方式会出现读读/写操作写操作死区（死区（128个周期）。个周期）。第52页/共147页 分散式刷新分散式刷新(图图3.20(b)一个存储周期的时间分为一个存储周期的时间分为两段，前一段时间两段，前一段时间t tM M用于正用于正常的读常的读/写操作，写操作，后一段时间后一段时间tR用于刷新操作用于刷新操作。假定读假定读/写操作和刷新操作的时间都为写操作和刷新操作的时间都为0.5s，则一个，则一个存储周期为存储周期为1s。在。在2ms时间内进行时间内进行2000次刷新操作，次刷新操作，只能进行只能进行2000次读次读/写操作。写操作。图3.203872387238734000读读/写操作死区写操作死区第53页/共147页 异步刷新异步刷新 上述两种方式结合起来构成异步刷新。上述两种方式结合起来构成异步刷新。以以128行为例，在行为例，在2ms时间内必须轮流对每一行刷新一时间内必须轮流对每一行刷新一次次(2000/128=15.625)，即每隔，即每隔15.5s刷新一行。刷新一行。前前15s可以进行可以进行CPU的读的读/写操作写操作，而最后，而最后0.5s完成完成刷新操作刷新操作(30128+128=3968)。目前用得较多。目前用得较多。读写周期读写周期刷新周期刷新周期读写周期读写周期刷新周期刷新周期读写周期读写周期刷新周期刷新周期 1 2 128第54页/共147页 有单独的刷新控制器，刷新由单独的时钟、行计数与有单独的刷新控制器，刷新由单独的时钟、行计数与译码独立完成；译码独立完成；高档微机高档微机中大部分采用这种方式。中大部分采用这种方式。透明刷新（或称稳含式刷新）透明刷新（或称稳含式刷新）CPU在取指周期后的译码时间内，在取指周期后的译码时间内，插入刷新操作插入刷新操作。第55页/共147页3.动态动态RAM芯片芯片 图3.21 两种DRAM芯片 第56页/共147页 写数据必须在写数据必须在CAS有效之前出现在有效之前出现在Din端；端；“刷新刷新”可以采用可以采用“读出读出”的方法进行。的方法进行。动态动态RAM芯片的读写和再生（刷新）时序芯片的读写和再生（刷新）时序 图3.22第57页/共147页4.DRAM控制器控制器图3.23第58页/共147页例例.用用16K1位的位的DRAM芯片（由芯片（由128128矩阵存储矩阵存储元组成）构成元组成）构成64K8位的存储器。要求：位的存储器。要求：（1）画出该存储器的组成逻辑框图。）画出该存储器的组成逻辑框图。（2）设存储器的读）设存储器的读/写周期均为写周期均为0.5s，CPU在在1 s内至少访问一次。试问采用哪种刷新方式较合内至少访问一次。试问采用哪种刷新方式较合理？两次刷新的最大时间间隔是多少？对全部存理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍，所需实际刷新时间是多少？储单元刷新一遍，所需实际刷新时间是多少？解：解：（1）总容量为）总容量为64KB，故地址线共需，故地址线共需16位；需位；需要要16K1位的位的DRAM芯片芯片32片。芯片本身地址线片。芯片本身地址线占占14位，所以要使用一片位，所以要使用一片2:4译码器。译码器。第59页/共147页15.5s第60页/共147页 （2）CPU在在1s内至少访问一次，所以采用内至少访问一次，所以采用异步刷新方式比较合理；异步刷新方式比较合理；刷新间隔为刷新间隔为2ms/128=15.5s，前，前15 s可以进行可以进行CPU的读的读/写操作，而后写操作，而后0.5 s完成刷新操作。完成刷新操作。对对DRAM来说，两次刷新的最大时间间隔来说，两次刷新的最大时间间隔是是2ms；刷新时只对；刷新时只对128行进行异步刷新。行进行异步刷新。DRAM刷新一遍实际所需时间为刷新一遍实际所需时间为1280.5 s。第61页/共147页5.新型新型DRAM芯片芯片 DRAM具有存储密度大、功耗小、成本低等优点，由具有存储密度大、功耗小、成本低等优点，由于它需要定时刷新，对其工作速度有较大影响。于它需要定时刷新，对其工作速度有较大影响。EDRAM（Enhanced DRAM)(图图3.24)EDRAM 在动态芯片上集成了一个小容量在动态芯片上集成了一个小容量SRAM缓冲缓冲器，可以存放前一次读出的一整行元素内容，共器，可以存放前一次读出的一整行元素内容，共2048位（位（512个个4位组）。位组）。刷新可以和读写并行操作刷新可以和读写并行操作，使芯片不能读写的时间减，使芯片不能读写的时间减至最低程度。此外，从至最低程度。此外，从SRAM缓冲器读出数据的通路缓冲器读出数据的通路与写入数据的通路各自独立。与写入数据的通路各自独立。第62页/共147页图3.24第63页/共147页 SDRAM（Synchronous DRAM)SDRAM内部采用内部采用双双存储体结构存储体结构，极大，极大地改善了片内存取地改善了片内存取的并行性。的并行性。锁存锁存处理机或其它处理机或其它主设备发出的地址主设备发出的地址和控制信息和控制信息；图图3.25 SDRAM内部逻辑示意图内部逻辑示意图 DDR SDRAM（Double-Data-Rate SDRAM）第64页/共147页3.3 半导体只读存储器 根据只读存储器的工艺，可分为：根据只读存储器的工艺，可分为：ROM PROM EPROM EEPROM（E2PROM）第65页/共147页3.3.1 掩膜只读存储器（masked ROM）掩膜掩膜ROM存储的信息由生产厂家在掩膜工艺过程中存储的信息由生产厂家在掩膜工艺过程中“写入写入”，用户不能修改。，用户不能修改。图3.26图3.27第66页/共147页3.3.2 可编程ROM（PROM）这类这类ROM允许用户用特定的编程器向允许用户用特定的编程器向ROM中写入中写入数据，写入后，不能修改；数据，写入后，不能修改；有有P-N结破坏型和熔丝烧断型两种。结破坏型和熔丝烧断型两种。写入时，字线加电压写入时，字线加电压E。若写。若写“1”，则位线，则位线D加负压，加负压，将反向偏置的二极管击穿；若写将反向偏置的二极管击穿；若写“0”，位线上不加，位线上不加负压，负压，PN结不烧穿。结不烧穿。1.PN结破坏型结破坏型PROM(图图3.28)第67页/共147页 写入时，在字线和位线上加高电压，使熔丝烧断，写入时，在字线和位线上加高电压，使熔丝烧断，烧断存烧断存0，不烧断存，不烧断存1。2.熔丝烧断型熔丝烧断型(图图3.29)图3.28图3.29加负压加负压第68页/共147页3.3.3 可擦除和编程的ROM（EPROM）漏极上加正高压漏极上加正高压(2030V)，浮动栅上带有足够多的，浮动栅上带有足够多的正电荷，使正电荷，使FAMOS管处于导通状态；写入完毕后，管处于导通状态；写入完毕后，撤消撤消D极上的高压，保持导通状态。极上的高压，保持导通状态。图图3.30 N沟道沟道FAMOS存储单元结构存储单元结构 图图3.31 FAMOS存储单元电路存储单元电路 第69页/共147页 EPROM芯片芯片27256（32K8）图图3.32第70页/共147页3.3.4 电擦除电改写只读存储器（EEPROM）电擦除电改写只读存储器又叫电擦除电改写只读存储器又叫EEPROM或或E2PROM（Electrically Erasable and Programmable Rom）。）。在读数据的方式上与在读数据的方式上与EPROM完全一样，优点是可以完全一样，优点是可以用电来擦除和重编程用电来擦除和重编程。E2PROM在每次在每次写入操作时执行一个自动擦除写入操作时执行一个自动擦除，因此，因此比比RAM的写操作慢的多。的写操作慢的多。E2ROM存放的数据至少可存放的数据至少可维持维持10年。年。第71页/共147页3.3.5 闪速存储器（flash memory）闪速存储器（闪存）是在闪速存储器（闪存）是在EPROM和和E2ROM的制造的制造技术基础上发展起来的一种新型的电可擦除非易失技术基础上发展起来的一种新型的电可擦除非易失性存储器件。性存储器件。存储单元结构与存储单元结构与E2ROM的类似的类似，闪速存储单元的闪速存储单元的氧化层较薄，具有氧化层较薄，具有更好的电可擦除性能更好的电可擦除性能。新型闪速存储器则可擦除一块数据，因而更适于新型闪速存储器则可擦除一块数据，因而更适于存存储文件储文件方面的应用。方面的应用。闪存闪存速度高、功耗低、体积小，可用于代替速度高、功耗低、体积小，可用于代替ROM、磁盘；进行磁盘；进行数据采集数据采集 。作业一：作业一：P1435、8、12、14第72页/共147页3.4 多体交叉存储器 3.4.1 编址方式 多模块存储器多模块存储器可以实现重叠与交叉存取可以实现重叠与交叉存取。设存储器包括设存储器包括M个存储模块个存储模块,每个存储模块的容量为每个存储模块的容量为L；第第i存储模块的地址编号为存储模块的地址编号为Mj+i 其中：其中：i=0，1，2，M-1；j=0，1，2，L-1。第73页/共147页图图3.33 多体交叉编址方式多体交叉编址方式 第74页/共147页3.4.2 重叠与交叉存取控制 多体交叉存储模块有两种不同的访问方式：多体交叉存储模块有两种不同的访问方式：“同同时访问时访问”和和“交叉访问交叉访问”图图3.34第75页/共147页3.5 高速缓冲存储器 3.5.1 工作原理 Cache的功能的功能 设置设置Cache是为了解决是为了解决CPU和主存之间的和主存之间的速度匹配问速度匹配问题题，理论依据是，理论依据是程序访存的局部性程序访存的局部性规律。规律。高速缓存通常由双极型半导体存储器或高速缓存通常由双极型半导体存储器或SRAM组成。组成。地址映象以及和主存数据交换机构全地址映象以及和主存数据交换机构全由硬件实现由硬件实现，并，并对程序员透明。对程序员透明。访问访问Cache的时间一般的时间一般为访问主存时间的为访问主存时间的1/41/10；Cache已在大、中、小及微型机上普通采用。已在大、中、小及微型机上普通采用。第76页/共147页 主存和主存和Cache均是模块化的（均是模块化的（以以块块为单位为单位），并且两），并且两者之间交换数据以者之间交换数据以块块为单位进行。为单位进行。Cache的基本结构和工作原理的基本结构和工作原理图图3.35 Cache的结构原理的结构原理 地址映象变换机构地址映象变换机构 块块 号号 块内地址块内地址块内地址块内地址块块 号号第77页/共147页 Cache的命中率 Cache/主存系统主存系统平均访问时间平均访问时间：Ta=PTc+(1-P)Tm 在程序执行期间，设在程序执行期间，设Nc表示表示Cache完成存取的完成存取的总次数，总次数，Nm表示主存完成存取的总次数；表示主存完成存取的总次数；Cache的的命中率命中率：P=Nc/（Nc c+Nm）；）；Cache/主存系统主存系统访问效率访问效率：e=Tc/Ta=Tc/PTc+(1-P)Tm =1/P+(1-P)r=1/r+(1-r)P r=Tm/Tc