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数字电子技术第三章第1页，共96页，编辑于2022年，星期六3.1 数字集成电路的分类数字集成电路的分类 数字集成电路按其内部有源器件的不同可以分为两大类。双极型晶体管集成电路，它主要有晶体管晶体管逻辑(TTL-Transistor Transistor Logic)、射极耦合逻辑(ECL-Emitter Coupled Logic)和集成注入逻辑(I2L-Integrated Injection Logic)等几种类型。MOS(Metal Oxide Semiconductor)集成电路，其有源器件采用金属氧化物半导体场效应管，它又可分为NMOS、PMOS和CMOS等几种类型。第2页，共96页，编辑于2022年，星期六 单极型数字集成逻辑门采用金属-氧化物-半导体场效应管构成，简称MOS(MetalOxideSemiconductor)集成电路，它可分为NMOS、PMOS和CMOS等几种类型。TTL逻辑门电路是应用最早，技术比较成熟的集成电路，其特点是工作速度快，驱动能力强，但功耗大，集成度低；CMOS逻辑门电路是在TTL电路之后出现的一种广泛应用的集成电路，其特点是集成度高,功耗低，抗干扰能力强,工作电压范围宽。早期的CMOS器件工作速度较慢，但随着CMOS制造工艺的不断改进，其工作速度已赶上甚至超过TTL电路，CMOS电路已成为当前数字集成电路的主流产品，由于它的功耗和抗干扰能力都远远优于TTL，因此几乎所有的大规模、超大规模集成电路都采用CMOS工艺制造。第3页，共96页，编辑于2022年，星期六数字集成电路按其集成度可分为以下四类：(1)小规模集成电路(SSI,SmallScaleIntegration)，每片组件内含10个以内门电路。(2)中规模集成电路(MSI,MediumScaleIntegration)，每片组件内含10100个门电路。(3)大规模集成电路(LSI,LargeScaleIntegration)，每片组件内含10010000个门电路。(4)超大规模集成电路(VLSI,VeryLargeScaleIntegration)，每片组件内含10000个以上门电路。第4页，共96页，编辑于2022年，星期六 目前常用的逻辑门和触发器属于SSI，常用的译码器、数据选择器、加法器、计数器、移位寄存器等组件属于MSI。常用的LSI、VLSI有只读存储器、随机存取存储器、微处理器、单片微处理机、高速乘法累加器、数字信号处理器以及各类专用集成电路ASIC芯片等。第5页，共96页，编辑于2022年，星期六3.2 TTL集成逻辑门集成逻辑门 3.2.1 TTL与非门的工作原理与非门的工作原理 图3.2.1 典型TTL与非门电路 第6页，共96页，编辑于2022年，星期六 (1)输入级。由多发射极管V1和电阻R1组成，其作用是对输入变量A、B、C实现逻辑与，所以它相当一个与门。多射极管V1的结构如图3.2.2(a)所示，其等效电路如图3.2.2(b)所示。设二极管V1V4 的正向管压降为0.7 V，当输入信号A、B、C中有一个或一个以上为低电平(0.3V)时，UP1=1V，Uc=0.3V；当A、B、C全部为高电平(3.6V)时，UP1=4.3V，Uc=3.6V。可见，仅当所有输入都为高时，输出才为高，只要有一个输入为低，输出便是低，所以起到了与门的作用。第7页，共96页，编辑于2022年，星期六图图3.2.2 多射极晶体管的结构及其等效电路多射极晶体管的结构及其等效电路 第8页，共96页，编辑于2022年，星期六 中间级。由V2、R2、R3组成，在V2的集电极与发射极分别可以得到两个相位相反的电压，以满足输出级的需要。输出级。由V3、V4、V5和R4、R5组成，这种电路形式称推拉式电路，它不仅输出阻抗低，带负载能力强，而且可以提高工作速度。第9页，共96页，编辑于2022年，星期六 1.输入全部为高电位输入全部为高电位(3.6 V)当输入端全部为高电位3.6V时，由于V1的基极电压Ub1最多不能超过2.1V(Ub1=Ubc1+Ube2+Ube5)，所以V1所有的发射结反偏；这时V1的集电结正偏，V1管的基极电流Ib1流向集电极并注入V2的基极，第10页，共96页，编辑于2022年，星期六 此时的V1是处于倒置(反向)运用状态(把实际的集电极用作发射极，而实际的发射极用作集电极)，其电流放大系数反很小(反0.05)，因此Ib2=Ic1=(1+反)Ib1Ib1，由于Ib1较大足以使V2管饱和，且V2管发射极向V5管提供基流，使V5也饱和，这时V2的集电极压降为 这个电压加至V3管基极，可以使V3导通。此时V3射极电位Ue3=Uc2-Ube30.3V，它不能驱动V4，所以V4截止。V5由V2提供足够的基流，处于饱和状态，因此输出为低电位：第11页，共96页，编辑于2022年，星期六 2.输入端至少有一个为低电位输入端至少有一个为低电位(0.3 V)当输入端至少有一个为低电位(0.3V)时，相应低电位的发射结正偏，V1的基极电位Ub1被钳在1V，因而使V1其余的发射结反偏截止。此时V1的基极电流Ib1经过导通的发射结流向低电位输入端，而V2的基极只可能有很小的反向基极电流进入V1的集电极，所以Ic10，但V1的基流Ib1很大，因此这时V1处于深饱和状态：因而V2、V5均截止。此时V2的集电极电位Uc2UCC=5V，足以使V3、V4导通，因此输出为高电位：第12页，共96页，编辑于2022年，星期六 综上所述，当输入端全部为高电位(3.6V)时，输出为低电位(0.3V)，这时V5饱和，电路处于开门状态；当输入端至少有一个为低电位(0.3 V)时，输出为高电位(3.6 V)，这时V5截止，电路处于关门状态。由此可见，电路的输出和输入之间满足与非逻辑关系：表 3-1 TTL与非门各级工作状态 输 入 V1V2V3V4V5输 出 与非门状态 全部为高电位 倒置工作 饱和 导通 截止 饱和 低电位UOL 开门 至少有一个为低电位 深饱和 截止 微饱和 导通 截止 高电位UOH 关门 第13页，共96页，编辑于2022年，星期六 TTL与非门具有较高的开关速度，主要原因有两点：(1)输入级采用了多射极管,缩短了V2和V5的开关时间。当输入端全部为高电位时，V1处于倒置工作状态。此时V1向V2提供了较大的基极电流，使V2、V5迅速导通饱和；当某一输入端突然从高电位变到低电位时，Ib1转而流向V1低电位输入端，即为V1正向工作的基流，该瞬间将产生一股很大的集电极电流Ic1，正好为V2和V5提供了很大的反向基极电流，使V2和V5基区的存储电荷迅速消散，因而加快了V2和V5的截止过程，提高了开关速度。第14页，共96页，编辑于2022年，星期六 (2)输出级采用了推拉式结构，提高了带负载能力。当与非门输出高电平时，V5截止，V3和V4导通。组成射极跟随器，其输出阻抗很低，有较强的驱动能力，可向负载提供较大的驱动电流；当与非门输出低电平时，V4截止，V5处于深饱和状态，输出阻抗也很低，可以接收较大的灌电流，因此也有较强的带负载能力。推拉式输出级还能驱动较大的电容负载而不致影响其开关速度。因为推拉式输出级无论在输出高电平或低电平时其输出阻抗都很低，当输出端接有电容负载时，对负载电容的充放电时常数都比较小，因而输出波形可获得较好的上升沿和下降沿。第15页，共96页，编辑于2022年，星期六3.2.2 TTL与非门的特性与参数与非门的特性与参数 1.电压传输特性电压传输特性 电压传输特性是指输出电压跟随输入电压变化的关系曲线，即UO=f(uI)函数关系，它可以用图3.2.3所示的曲线表示。由图可见，曲线大致分为四段：AB段(截止区)：当UI0.6V时，V1工作在深饱和状态，Uces10.1V，Ube20.7V，故V2、V5截止，V3、V4均导通，输出高电平UOH=3.6V。第16页，共96页，编辑于2022年，星期六图3.2.3 TTL与非门的电压传输特性 第17页，共96页，编辑于2022年，星期六 BC段(线性区)：当0.6VUI1.3V时，0.7VUb21.4V，V2开始导通，V5尚未导通。此时V2处于放大状态，其集电极电压Uc2随着UI的增加而下降，并通过V3、V4射极跟随器使输出电压UO也下降，下降斜率近似等于-R2/R3。CD段(转折区)：1.3VUI1.4V，当UI略大于1.3V时，V5开始导通，此时V2发射极到地的等效电阻为R3Rbe5，比V5截止时的R3小得多，因而V2放大倍数增加，近似为-R2/(R3Rbe5)，因此Uc2迅速下降，输出电压UO也迅速下降，最后V3、V4截止，V5进入饱和状态。DE段(饱和区)：当UI1.4V时，随着UI增加V1进入倒置工作状态，V3导通，V4截止，V2、V5饱和，因而输出低电平UOL=0.3V。第18页，共96页，编辑于2022年，星期六 从电压传输特性可以得出以下几个重要参数：(1)输出高电平UOH和输出低电平UOL。电压传输特性的截止区的输出电压UOH=3.6V，饱和区的输出电压UOL=0.3V。一般产品规定UOH2.4V、UOL0.4V时即为合格。第19页，共96页，编辑于2022年，星期六 (2)开门电平UON和关门电平UOFF。保持输出电平为低电平时所允许输入高电平的最小值，称为开门电平UON，即只有当UiUON时，输出才为低电平；保持输出电平为高电平时所允许输入低电平的最大值，称为关门电平UOFF，即只有当UiUOFF时，输出才是高电平。一般产品手册给出输入高电平的最小值UiHmin=2V，输入低电平的最大值UiLmax=0.8V。因此UON的典型值为UiHmin=2V，UOFF的典型值为UiLmax=0.8V。第20页，共96页，编辑于2022年，星期六(3)阈值电压UT。阈值电压也称门槛电压。电压传输特性上转折区中点所对应的输入电压UT1.3V，可以将UT看成与非门导通(输出低电平)和截止(输出高电平)的分界线。第21页，共96页，编辑于2022年，星期六 (4)噪声容限UNL、UNH。实际应用中由于外界干扰、电源波动等原因，可能使输入电平Ui偏离规定值。为了保证电路可靠工作，应对干扰的幅度有一定限制，称为噪声容限，其示意图如图3.2.4所示，图中G1门的输出作为G2门的输入。允许叠加在输入低电平上的最大噪声电压(正向干扰)称为低电平噪声容限，用UNL表示：第22页，共96页，编辑于2022年，星期六图3.2.4 噪声容限示意图第23页，共96页，编辑于2022年，星期六允许叠加在输入高电平上的最大噪声电压(负向干扰)称为高电平噪声容限，用UNH表示：第24页，共96页，编辑于2022年，星期六2.输入特性输入特性输入特性是指输入电流与输入电压之间的关系曲线，即Ii=f(ui)的函数关系。典型的输入特性如图3.2.5所示。设输入电流Ii由信号源流入V1发射极时方向为正，反之为负。从图3.2.5可以看出，当UiUT时，Ii为负，即Ii流入信号源，对信号源形成灌电流负载；当Ui UT时,Ii为正，Ii流入TTL门，对信号源形成拉电流负载。第25页，共96页，编辑于2022年，星期六图3.2.5TTL与非门输入特性第26页，共96页，编辑于2022年，星期六(1)输入短路电流IIS。当UI=0时的输入电流称为输入短路电流，典型值约为-1.5mA。(2)输入漏电流IIH。当UIUT时的输入电流称为输入漏电流，即V1倒置工作时的反向漏电流，其电流值很小，约为10 A。应注意，当UI7V以后V1的ce结将发生击穿，使II猛增。此外当UI-1V时，V1的be结也可能烧毁。这两种情况下都会使与非门损坏，因此在使用时，尤其是混合使用电源电压不同的集成电路时，应采取相应的措施，使输入电位钳制在安全工作区内。第27页，共96页，编辑于2022年，星期六3.输入负载特性输入负载特性 在实际应用中,经常会遇到输入端经过一个电阻接地的情况,如图3.2.6所示,电阻Ri上的电压Ui在一定范围内会随着电阻值的增加而升高。输入负载特性就是指输入电压Ui随输入负载Ri变化的关系，如图3.2.7所示。第28页，共96页，编辑于2022年，星期六图3.2.6TTL与非门输入负载图 第29页，共96页，编辑于2022年，星期六图3.2.7TTL与非门输入负载特性 第30页，共96页，编辑于2022年，星期六 由图3.2.7可见，当Ri较小时，Ui随Ri增加而升高，此时V5截止，忽略V2基极电流的影响，可近似认为 当RI很小时UI很小，相当于输入低电平，输出高电平。为了保持电路稳定地输出高电平，必须使UIUOFF，若UOFF=0.8V，R1=3k，可求得RI0.7k，这个电阻值称为关门电阻ROFF。可见，要使与非门稳定地工作在截止状态，必须选取RIROFF。第31页，共96页，编辑于2022年，星期六 当Ri较大时，Ui进一步增加，但它不能一直随Ri增加而升高。因为当Ui=1.4 V时，Ub1=2.1V，此时V5已经导通，由于受V1集电结和V2、V5发射结的钳位作用，Ub1将保持在2.1V，致使UI也不能超过1.4V，见图3-6。为了保证与非门稳定地输出低电平，应该有UiUON。此时求得的输入电阻称为开门电阻，用RON表示。对于典型TTL与非门，RON=2k，即RIRON时才能保证与非门可靠导通。第32页，共96页，编辑于2022年，星期六4.输出特性输出特性 图3.2.8 TTL与非门输出低电平的输出特性 第33页，共96页，编辑于2022年，星期六 (1)与非门处于开态时，输出低电平，此时V5饱和，输出电流IL从负载流进V5，形成灌电流；当灌电流增加时，V5饱和程度减轻，因而UOL随IL增加略有增加。V5输出电阻约1020。若灌电流很大，使V5脱离饱和进入放大状态，UOL将很快增加，这是不允许的。通常为了保证UOL0.35V，应使IL25mA。第34页，共96页，编辑于2022年，星期六 (2)与非门处于关态时，输出高电平。此时V5截止，V3微饱和，V4导通，负载电流为拉电流，如图3-8(a)、(b)。从特性曲线可见，当拉电流IL5mA时，V3、V4处于射随器状态，因而输出高电平UOH变化不大。当IL5mA时，V3进入深饱和，由于IR5IL，UOH=UCC-Uces3-Ube4-ILR5，故UOH将随着IL的增加而降低。因此，为了保证稳定地输出高电平，要求负载电流IL14mA，允许的最小负载电阻RL约为170。第35页，共96页，编辑于2022年，星期六图3.2.9 TTL与非门输出高电平时的输出特性 第36页，共96页，编辑于2022年，星期六第37页，共96页，编辑于2022年，星期六 6.平均延迟时间平均延迟时间tpd 平均延迟时间是衡量门电路速度的重要指标，它表示输出信号滞后于输入信号的时间。通常将输出电压由高电平跳变为低电平的传输延迟时间称为导通延迟时间tPHL，将输出电压由低电平跳变为高电平的传输延迟时间称为截止延迟时间tPLH。tPHL和tPLH是以输入、输出波形对应边上等于最大幅度50%的两点时间间隔来确定的，如图3-9所示。tpd为tPLH和tPHL的平均值：通常，TTL门的tpd在340ns之间。第38页，共96页，编辑于2022年，星期六图3.2.10TTL与非门的平均延迟时间 第39页，共96页，编辑于2022年，星期六3.2.3 TTL门电路的改进门电路的改进 1.74S系列系列 74S系列又称肖特基系列。(1)采用了肖特基抗饱和三极管。肖特基抗饱和三极管由普通的双极型三极管和肖特基势垒二极管SBD(Schottky Barrier Diode)组合而成，如图3.2.12所示。图(a)中SBD的正向压降约为0.3V，而且开关速度比一般PN结二极管高许多。在晶体管的bc结上并联一个SBD便构成抗饱和晶体管，或称肖特基晶体管，符号如图3.2.12(b)所示。由于SBD的引入，晶体管不会进入深饱和，其Ube限制在0.3V左右，从而缩短存储时间，提高了开关速度。图3.2.11电路中除V4管以外，所有晶体管都采用了肖特基晶体管。第40页，共96页，编辑于2022年，星期六图3.2.11典型的肖特基TTL与非门电路 第41页，共96页，编辑于2022年，星期六 (2)增加了有源泄放网络(如图3.2.11中虚线框所示)。该网络的主要作用有两个：第一，改善电压传输特性，即克服图3.2.3中BC段，使整个传输特性转换段(BCD)的斜率均匀一致，从而接近理想开关，低电平噪声容限也得到提高；第二，加速V5的转换过程并且减轻V5的饱和深度，从而提高整个电路的开关速度。第42页，共96页，编辑于2022年，星期六图3.2.12肖特基抗饱和三极管 第43页，共96页，编辑于2022年，星期六 2.74LS系列系列 性能比较好的门电路应该是工作速度既快，功耗又小的门电路。因此，通常用功耗和传输延迟时间的乘积(简称功耗延迟积或pd积)来评价门电路性能的优劣。功耗延迟积越小，门电路的综合性能就越好。74LS系列又称低功耗肖特基系列。为了降低功耗，它主要是大幅度提高了电路的各个 电阻的阻值。为了缩短延迟时间，提高开关速度，它延用了74S系列的两个方法使用抗饱和三极管和引入有源泄放电路，同时还采用了将输入端的多发射极三极管也用SBD代替等措施。因此，74LS系列成为功耗延迟积较小的系列(一般tpd5ns，功耗仅有2 mW)并得到广泛应用。第44页，共96页，编辑于2022年，星期六 3.74AS、74ALS、74F系列系列74AS(AdvancedSchottkyTTL)系列、74ALS（AdvancedLowpowerSchottkyTTL）系列又称先进肖特基系列、先进低功耗肖特基系列，它们均是目前性能较好的TTL门电路。74AS系列是为了进一步缩短延迟时间而设计的改进系列，其电路结构与74LS系列相似，但电路中采用了很低的电阻值，从而提高了工作速度，其缺点是功耗较大。74ALS系列是为了获得更小的延迟-功耗积而设计的改进系列。为了降低功耗，电路中采用了较高的电阻值。更主要的是在生产工艺上进行了改进，同时在电路结构上也进行了局部改进，因而使器件达到高性能，它的延迟-功耗积是TTL电路所有系列中最小的一种。第45页，共96页，编辑于2022年，星期六第46页，共96页，编辑于2022年，星期六3.2.4 集电极开路门和三态门集电极开路门和三态门 (1)输出端不能直接和地线或电源线(+5V)相连。因为当输出端与地短路时，会造成V3、V4管的电流过大而损坏；当输出端与+5 V电源线短接时，V5管会因电流过大而损坏。(2)两个TTL门的输出端不能直接并接在一起。例如在图3.2.13所示电路中，当两个门并接时，若一个门输出为高电平，另一个门输出为低电平，则会有一个很大的电流从截止门的V4管流到导通门的V5管。这个电流会使导通门的输出低电平抬高，违反逻辑电平的规定。第47页，共96页，编辑于2022年，星期六图3.2.13两个TTL门输出端并接的情况 第48页，共96页，编辑于2022年，星期六 1.集电极开路门集电极开路门集电极开路门又称OC(OpenCollector)门，其电路结构及IEEE/ANSI标准符号如图3.2.14所示，图(a)中V5集电极开路,使用时需要外接电阻RL，图(b)和(c)分别为OC门的特定外形符号和矩形轮廓符号，符号中的菱形记号表示是OC输出结构的逻辑门。第49页，共96页，编辑于2022年，星期六图3.2.14集电极开路门 第50页，共96页，编辑于2022年，星期六 OC门的输出端可以直接并接，图3.2.15是两个OC与非门输出端并接的例子。图中只要有一个门的输出为低电平，则F输出为低，只有所有门的输出为高电平，F输出才为高，因此相当于在输出端实现了“线与”的逻辑功能：外接上拉电阻RL的选取应保证输出高电平时，不低于输出高电平的最小值UOHmin；输出低电平时，不高于输出低电平的最大值UOLmax。第51页，共96页，编辑于2022年，星期六图3.2.15 OC门与逻辑第52页，共96页，编辑于2022年，星期六当所有OC门都为截止状态(输出高电平)时，流过RL的电流IRL如图3.2.16(a)所示，可求得第53页，共96页，编辑于2022年，星期六图3.2.16外接上拉电阻RL的选取 第54页，共96页，编辑于2022年，星期六式中，IoL max是导通OC门允许输入的最大灌电流；IiS为负载门的输入短路电流；m为负载门的个数。综合以上两种情况，RL的选取应满足：第55页，共96页，编辑于2022年，星期六图3.2.17利用OC门实现逻辑电平转换 第56页，共96页，编辑于2022年，星期六2.三态门三态门三态（Three-State）门简称TS门。普通TTL门的输出只有两种状态逻辑0和逻辑1，这两种状态都是低阻输出。三态门还有第三种状态高阻态HI-Z（High-ImpedanceState），这时输出端相当于悬空。图3.2.18(a)为三态与非门的电路结构。从电路图中可以看出，三态与非门由两部分电路组成：上半部是三输入的与非门；下半部为控制电路，是一个快速非门。控制电路的输入端为EN，输出为F，F一方面接到与非门的一个输入端，另一方面通过二极管VD1和与非门的V3管基极相连。第57页，共96页，编辑于2022年，星期六当EN=0时，V7、V8管截止，F输出高电位，二极管VD截止，它对与非门不起作用，这时三态门和普通与非门一样，F=AB。当EN=1时，V7、V8饱和，F输出低电位，这时因V1的一个输入为低，使V2、V5截止，同时因F=0，VD1导通，使Uc2被钳制在1V左右，致使V4也截止。这样V4、V5都截止，输出端呈现高阻态，即相当于悬空或断路状态。第58页，共96页，编辑于2022年，星期六图图3.2.18三态与非门三态与非门 第59页，共96页，编辑于2022年，星期六当EN=0时，V7、V8管截止，F输出高电位，二极管VD截止，它对与非门不起作用，这时三态门和普通与非门一样，F=AB。当EN=1时，V7、V8饱和，F输出低电位，这时因V1的一个输入为低，使V2、V5截止，同时因F=0，VD1导通，使Uc2被钳制在1V左右，致使V4也截止。这样V4、V5都截止，输出端呈现高阻态，即相当于悬空或断路状态。图3.2.18(b)、（c）是三态与非门的IEEE/ANSI标准符号，其中图(b)为特定外形符号，图（c）为矩形轮廓符号。符号中的倒三角“”记号表示逻辑门是三态输出，EN为使能控制端，EN输入端有小圆圈表示低电平有效（若没有小圆圈,则表示高电平有效）。第60页，共96页，编辑于2022年，星期六由于三态门有使能控制端，所以其功能描述与普通逻辑门也不相同。三态与非门的真值表如表3.2.3所示，其输出函数表达式可写成 三态与非门的输入、输出波形如图3.2.19所示，图中当EN=1时，F为高阻态，用悬浮电平表示。第61页，共96页，编辑于2022年，星期六表3.2.3三态与非门的真值表 第62页，共96页，编辑于2022年，星期六图3.2.19三态与非门的输入、输出波形 第63页，共96页，编辑于2022年，星期六三态门有两种控制模式：一种是控制端EN为低电平时三态门工作，EN为高电平时三态门禁止，如图3.2.20(a)所示；另一种是控制端EN为高电平时三态门工作，EN为低电平时三态门禁止，如图3.2.20(b)所示。第64页，共96页，编辑于2022年，星期六图3.2.20两种控制模式的三态门符号 第65页，共96页，编辑于2022年，星期六三态门的主要用途是可以实现在同一个公用通道上轮流传送n个不同的信息，如图3.2.21(a)所示，这个公共通道通常称为总线，各个三态门可以在控制信号的控制下与总线相连或脱离。挂接总线的三态门在任何时刻只能有一个控制端有效，即只有一个门传输数据，因此三态门常用在数据总线中分时传送数据。也可以利用三态门实现双向传输，如图3.2.21(b)所示。当EN=0时，G1门工作，G2门禁止，数据从A传送到B；当EN=1时，G1门禁止，G2门工作，数据可以从B传送到A。第66页，共96页，编辑于2022年，星期六图3.2.21三态门的应用 第67页，共96页，编辑于2022年，星期六3.3 MOS集成逻辑门集成逻辑门 第68页，共96页，编辑于2022年，星期六图图3.3.1CMOS反相器反相器 第69页，共96页，编辑于2022年，星期六 当UI=UIL=0V时，UGS1=0，因此V1管截止，而此时|UGS2|UTP|，所以V2导通，且导通内阻很低，所以UO=UOHUDD，即输出为高电平。当UI=UIH=UDD时，UGS1=UDDUTN，V1导通，而UGS2=0|UTP|，因此V2截止。此时UO=UOL0，即输出为低电平。可见，CMOS反相器实现了逻辑非的功能。CMOS反相器在工作时，由于在静态下UI无论是高电平还是低电平，V1和V2中总有一个截止，且截止时阻抗极高，流过V1和V2的静态电流很小，因此CMOS反相器的静态功耗非常低，这是CMOS电路最突出的优点。第70页，共96页，编辑于2022年，星期六第71页，共96页，编辑于2022年，星期六图3.3.2CMOS反相器的电压传输特性 第72页，共96页，编辑于2022年，星期六 BC段：UTNUI(UDD-|UTP|)，此时由于UGS1UTN，UGS2|UTP|，故 V1、V2均 导 通。若 V1、V2的 参 数 对 称，则UI=1/2UDD时两管导通内阻相等，UO=1/2UDD。因此，CMOS反相器的阈值电压为UT1/2UDD。BC段特性曲线很陡，可见CMOS反相器的传输特性接近理想开关特性，因而其噪声容限大，抗干扰能力强。CMOS反相器的电流传输特性如图3-22所示，在AB段由于V1截止，阻抗很高，所以流过V1和V2的漏电流几乎为0。在CD段V2截止，阻抗很高，所以流过V1和V2的漏电流也几乎为0。只有在BC段，V1和V2均导通时才有电流iD流过V1和V2，并且在UI=1/2UDD附近，iD最大。第73页，共96页，编辑于2022年，星期六图3.3.3CMOS反相器的电流传输特性 第74页，共96页，编辑于2022年，星期六 与TTL电路相比,CMOS电路的电压传输特性接近于理想特性,因此它具有以下优点：(1)静态功耗低。CMOS反相器稳定工作时总是有一个MOS管处于截止状态，流过的电流为极小的漏电流，因而静态功耗很低，有利于提高集成度。(2)抗干扰能力强。由于其阈值电压UT1/2UDD，在输入信号变化时，过渡区变化陡峭，所以低电平噪声容限和高电平噪声容限近似相等,约为0.45UDD。同时，为了提高CMOS门电路的抗干扰能力，还可以通过适当提高UDD的方法来实现。这在TTL电路中是办不到的。第75页，共96页，编辑于2022年，星期六(3)电源电压工作范围宽，电源利用率高。标准CMOS电路的电源电压范围很宽，可在318V范围内工作。当电源电压变化时，与电压传输特性有关的参数基本上都与电源电压呈线性关系。CMOS反相器的输出电压摆幅大，UoH=UDD,UoL=0V，因此电源利用率很高。第76页，共96页，编辑于2022年，星期六 3.3.2 CMOS逻辑门逻辑门 在CMOS反相器的基础上可以构成各种CMOS逻辑门。图3.3.4是CMOS与非门电路，它由四个MOS管组成。V1、V2为两只串联的NMOS管，V3、V4为两只并联的PMOS管。当输入A、B中有一个或者两个均为低电平时，V1、V2中有一个或两个截止，输出UO总为高电平。只有当A、B均为高电平输入时，输出UO(F)才为低电平。设高电平为逻辑 1，低电平为逻辑 0，则输出F和输入A、B之间是与非关系，即F=AB 第77页，共96页，编辑于2022年，星期六图3.3.4 CMOS与非门 第78页，共96页，编辑于2022年，星期六图3.3.5 CMOS或非门 第79页，共96页，编辑于2022年，星期六3.3.3CMOS传输门传输门传输门（TG,TransmissionGate）的应用较广泛，不仅可以作为基本单元电路构成各种逻辑电路，用于传输数字信号，还可以传输模拟信号，因此又称模拟开关。图3.3.6为CMOS传输门的电路结构和逻辑符号，它由NMOS管和PMOS管并接而成。NMOS管V1衬底接地，PMOS管V2衬底接电源UDD。V1、V2的源极和漏极分别连在一起作为传输门的输入、输出端。两管的栅极分别接一对互补控制信号C和C。第80页，共96页，编辑于2022年，星期六图3.3.6CMOS传输门 第81页，共96页，编辑于2022年，星期六第82页，共96页，编辑于2022年，星期六传输门的一个重要用途是作模拟开关，它可以用来传输连续变化的模拟电压信号。模拟开关的基本电路由CMOS传输门和一个CMOS反相器组成，如图3.3.7所示。当C=1时，开关接通，当C=0时，开关断开，因此只要一个控制电压即可工作。和CMOS传输门一样，模拟开关也是双向器件。第83页，共96页，编辑于2022年，星期六图3.3.7CMOS双向模拟开关 第84页，共96页，编辑于2022年，星期六3.3.4CMOS集成电路系列集成电路系列目前CMOS集成电路产品有4000系列、74HC/HCT系列、74AHC/AHCT系列、74VHC/VHCT系列和74LVC/LVCT系列等。4000系列是早期产品，后来发展为4000B系列，虽然它有较宽的工作电压范围（318V），但传输延迟时间长，带负载能力也较弱。第85页，共96页，编辑于2022年，星期六74HC（HighspeedCMOS）系列和74HCT(HighspeedCMOS和TTLCompatible)系列均为高速CMOS器件，它们在传输延迟时间和带负载能力上基本相同，但其工作电压范围和对输入电平的要求有所不同，74HC系列的电路与TTL电路不兼容，74HCT系列的电路与TTL电路兼容，可与TTL器件交换使用。74AHC/AHCT系列是改进的高速CMOS器件，其工作速度和带负载能力都比74HC/HCT系列提高了近一倍，而且能与74HC/HCT系列产品兼容，因此目前得到了广泛应用。第86页，共96页，编辑于2022年，星期六逻辑系列 电源电压/V 功耗/mW每门 传输延迟/ns每门 4000B 74HC/HCT 74AC/ACT 318 26 26 2.51.20.925100105表3.3.1部分CMOS系列的主要参数 第87页，共96页，编辑于2022年，星期六3.4 集成门电路使用中的实际问题集成门电路使用中的实际问题 3.4.1TTL电路与电路与CMOS电路的接口电路的接口TTL电路和CMOS电路接口时，无论是用TTL电路驱动CMOS电路还是用CMOS电路驱动TTL电路，驱动门都必须为负载门提供合乎标准的高、低电平和足够的驱动电流。为了便于对照比较，表3.4.1列出了TTL和CMOS电路的输入、输出特性参数。第88页，共96页，编辑于2022年，星期六表3.4.1TTL和CMOS电路的输入、输出特性参数 第89页，共96页，编辑于2022年，星期六 1.用用TTL电路驱动电路驱动CMOS电路电路 (1)当用TTL电路驱动4000系列和HC系列CMOS电路时，必须设法将TTL电路的输出高电平提升到3.5V以上。此时可以在TTL电路的输出端接一个上拉电阻(例如3.3 k)至电源UCC(+5V)。此时，CMOS电路相当于一个同类TTL电路的负载。如果CMOS电路的电源较高，TTL的输出端仍可接一上拉电阻，但需使用集电极开路门(如T1006)电路，如图3-28(a)所示。应注意，上拉电阻的大小对工作速度有一定的影响，这是由于门电路的输入和输出端均存在杂散电容的缘故。上拉电阻的计算与OC门外接上拉电阻的计算方法相同。第90页，共96页，编辑于2022年，星期六 另一种方案是采用一个专用的CMOS电平移动器(例如40109)，它由两种直流电源UCC和UDD供电，电平移动器接收TTL电平(对应于UCC)，而输出CMOS电平(对应于UDD)，电路如图3.4.1(b)所示。第91页，共96页，编辑于2022年，星期六图3.4.1TTL与CMOS之间的电平移动 第92页，共96页，编辑于2022年，星期六 (2)用TTL电路驱动HCT系列和ACT系列的CMOS门电路时，因两类电路性能兼容，故可以直接相接，不需外加元件和器件。第93页，共96页，编辑于2022年，星期六2.用用CMOS电路驱动电路驱动TTL电路电路当用CMOS电路驱动TTL电路时，由于CMOS驱动电流较小(特别是输出低电平时)，所以对TTL电路的驱动能力很有限。例如，CD4069(六反相器)只能直接驱动两个74LS系列门负载，因此采用CMOS驱动器可以提高驱动能力，也可以将同一封装内的门电路并联使用以加大驱动能力，还可以用三极管反相器作为接口电路，即用三极管电流放大器扩展电流驱动能力，其电路如图3.4.2所示。第94页，共96页，编辑于2022年，星期六图3.4.2CMOS电路通过三极管放大器驱动TTL电路 第95页，共96页，编辑于2022年，星期六3.4.2CMOS电路的使用注意事项电路的使用注意事项尽管CMOS和大多数MOS电路输入有保护电路，但这些电路的吸收瞬变能量有限，太大的瞬变信号会破坏保护电路，甚至破坏电路的工作。为防止这种现象发生，应注意以下几点：(1)焊接时电烙铁外壳应接地。(2)器件插入或拔出插座时，所有电压均需除去。(3)不用的输入端应根据逻辑要求或接电源UDD(与非门)，或接地(或非门)，或与其他输入端连接。(4)输出级所接电容负载不能大于500pF，否则会因输出级功率过大而损坏电路。第96页，共96页，编辑于2022年，星期六