基于dsp-builder的dds设计--毕业设计论文.doc

目 录第一章 绪 论11.1 引言11.2 频率合成的概念及其发展11.3 Matlab/Dsp builder简介41.4 Modelsim仿真软件71.5 论文研究内容和目的8第二章 软件设计92.1 Simulink模型仿真92.2 Quartus的功能及应用102.3使用QuartusII实现时序仿真172.4 DSP Builder层次化设计18第三章 DDS的理论性能分析193.1 DDS的基本原理193.2 理论计算203.3 用DSPBuilder设计DDS21结 论26参考文献27致 谢28-28-摘 要直接数字频率合成技术（DDS）在数字通信系统中被广泛采用。DSP Builder是Altera公司推出的一个面向DSP开发的系统级工具，本论文是在研究直接数字频率合成技术基本原理的基础上 ,利用 DSPBuilder对直接数字频率合成器进行算法级建模和硬件实现，而将Quartus作为底层设计工具置于后台，从而最大程度地发挥了这三种工具的优势。本设计采用DSP Builder作为Simulink中的一个工具箱，使得用FPGA设计DSP系统完全可以通过Simulink的图形化界面进行，并给出了设计过程和仿真，直到把设计文件下载到FPGA中实现硬件。关键词:直接数字频率合成 DSPBuilder Simulink QuartusII FPGAABSTRACTDirect Digital Synthesis Technology (DDS) in digital communications systems that are widely used. DSP Builder is Altera has introduced a DSP-oriented development of system-level tools, in this paper is on Direct Digital Synthesis technology on the basis of basic principles, using DSPBuilder on Direct Digital Synthesis for algorithm-level modeling and hardware, And will Quartus design tools at the bottom as a background to maximize the advantages of these three tools. This design uses a DSP Builder Simulink in a tool box, making DSP with FPGA design system is entirely possible through the Simulink graphical interface, and gives the design process and simulation, until the design documents downloaded to the FPGA to achieve hardware. Key words: Direct Digital Synthesis DSPBuilder Simulink QuartusII FPGA第一章 绪 论1.1 引言1971年，美国学者J.Tierney等人撰写的“A Digital Frequency Synthesizer”-首次提出了以全数字技术，从相位概念出发直接合成所需波形的一种新合成原理。限于当时的技术和器件生产，它的性能指标尚不能与已有的技术相比，故未受到重视。近1年间，随着微电子技术的迅速发展，直接数字频率合成器（Direct Digital Frequency Synthesis简称DDS或DDFS）得到了飞速的发展，它以有别于其它频率合成方法的优越性能和特点成为现代频率合成技术中的姣姣者。具体体现在相对带宽宽、频率转换时间短、频率分辨率高、输出相位连续、可产生宽带正交信号及其他多种调制信号、可编程和全数字化、控制灵活方便等方面，并具有极高的性价比。DDS问世之初，构成DDS元器件的速度的限制和数字化引起的噪声这两个主要缺点阻碍了DDS的发展与实际应用。近几年超高速数字电路的发展以及对DDS的深入研究，DDS的最高工作频率以及噪声性能已接近并达到锁相频率合成器相当的水平。随着这种频率合成技术的发展，现已广泛应用于通讯、导航、雷达、遥控遥测、电子对抗以及现代化的仪器仪表工业等领域。 实现DDS的方式由单一的小规模的集成元件，发展到现在的大规模集成电路独立完成，在功耗和成本方面也显现出其优势。如今，作为信号源的主要部分，很多著名的芯片生产商仍在DDS方面上不断深入研究，开发更低成本，低功耗的芯片，而速度和稳定性却不断提高。在可编程逻辑器件方面，DDS同样显示出它的优势。因此，DDS已经成为当今信号处理中的主要发展研究方向。1.2 频率合成的概念及其发展现在的战争从根本上就是敌我双方高科技的较量电子战在一场现代化战争中已是重要的组成部分。比如雷达定位，遥测遥控，卫星通信等，在海湾战争，南斯拉夫，阿富汗及伊拉克战场上，电子战都发挥着举足轻重的作用。谁的武器中的电子系统体积小，集程度高，精度越好，抗干扰性越好，谁取胜的可能性就越大。其中电子系统的核心部分频率合成器更加成为整个电子战争的关键所在。因此，人们对频率合成器的相位噪声，频率分辨率，频率转换时间，频率稳定度，相对工作带宽，体积，功率等指标要求越来越高。频率合成器一般分为直接式，间接式，直接数字式三种基本形式。早期的频率合成器采用直接的方式，是由一个或多个晶体震荡器经分频，倍频，混频得到所需频率。它又包括直接式相关频率合成器和直接式非相关频率合成器。直接式相关频率合成器只有一个频率参考源，合成器所需产生的频率由这个参考源经过分频，混频，倍频后而产生，这样的方式产生的各个频率的精度和参考频率源一致；直接式非相关频率合成器采用多个参考频率源，这样需要产生多个频率稳定度和精度都相同的频率源是相当复杂和困难的，所以直接相关式应用较多，而直接非相关式现在已较少使用了。直接模拟合成频率捷变较快，相位噪声低，所以目前仍在应用。直接模拟式频率合成器的主要特点是体积庞大，近几年随着声表面波技术的发展，直接模拟式频率合成器体积会变小，因此还具有一定的发展前景。上世纪六十年代，相位反馈理论和模拟锁相技术的应用，产生了间接合成理论，由此引发了频率合成理论的第一次革命。间接频率合成包括模拟间接频率合成（注入锁相，模拟环路锁相，取样锁相），锁频环频率合成，数字锁相频率合成。这种方法主要是将相位反馈理论和锁相技术应用于频率合成领域，它的主要代表是锁相环PLL（Phase-Lockde Loop）频率合成，称为第二代频率合成技术。现在最常用的结构是数模混合的锁相环，即数字鉴相器，分频器，模拟环路滤波和压控振荡器的组成方式，因具有相噪声低，杂散抑制好，输出频率高，价格便宜等优点至至今仍在频率合成器领域占有重要地位。目前已有许多性能优良的单片PLL频率合成器面市，PLL频率合成利用了相位反馈控制原理来稳频，在频率切换数度要求不高，但相对相位噪声，杂散有较高要求时，PLL频率合成有特殊的优势。PLL式频综输出的频率分辨率越高时，器频率切换数度就越慢。如果要提高切换速度，就必须牺牲分辨率，这是PLL的工作原理所致，无法通过性能优化来解决。所以在选择锁相式频率合成时除了考虑频谱纯度外，还要考查其他性能是否满足要求。随着数字信号理论和超大元曲模集成电路VLSE的发展，在频率合成领域诞生了一种革命的技术，那就是七十年代出现的直接数字频率合成器DDS（Direct Digital frequency Synthesis）,它的出现标志着频率合成技术迈进了第三代。1971年3月，J.Tierney和C.M.Tader等人 首先提出了DDS的概念：利用数字方式累相相位，再以相位之和作为址来查询正弦波幅度的离散数字序列，最后经D/A变换得到模拟正弦输出。DDS由于具有较高的频率分辨率，极快的变频速度，变频相位连续，相噪较低，易于功能扩展合全数字化便于集成等优点，因此在短短二十多年里得到了飞速地发展和广泛的应用。DDS在相对带宽、频率转换时间、高分辨力、相位连续性、正交输出以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平，为系统提供了优于模拟信号源的性能。        (1) 输出频率相对带宽较宽     输出频率带宽为50%fs (理论值) 。但考虑到低通滤波器的特性和设计难度以及对输出信号杂散的抑制，实际的输出频率带宽仍能达到40%fs。        (2) 频率转换时间短      DDS是一个开环系统，无任何反馈环节，这种结构使得DDS的频率转换时间极短。事实上，在DDS的频率控制字改变之后，需经过一个时钟周期之后按照新的相位增量累加，才能实现频率的转换。因此，频率转换的时间等于频率控制字的传输时间，也就是一个时钟周期的时间。时钟频率越高，转换时间越短。DDS的频率转换时间可达纳秒数量级，比使用其它的频率合成方法都要短数个数量级。    (3) 频率分辨率极高     若时钟fs的频率不变，DDS的频率分辨率就由相位累加器的位数N决定。只要增加相位累加器的位数N即可获得任意小的频率分辨率。目前，大多数DDS的分辨率在1Hz数量级，许多小于1mhz甚至更小。       (4) 相位变化连续      改变DDS输出频率，实际上改变的每一个时钟周期的相位增量，相位函数的曲线是连续的，只是在改变频率的瞬间其频率发生了突变，因而保持了信号相位的连续性。        (5) 输出波形的灵活性     只要在DDS内部加上相应控制如调频控制FM、调相控制PM和调幅控制AM，即可以方便灵活地实现调频、调相和调幅功能，产生FSK、PSK、ASK和MSK等信号。另外，只要在DDS的波形存储器存放不同波形数据，就可以实现各种波形输出，如三角波、锯齿波和矩形波甚至是任意的波形。当DDS的波形存储器分别存放正弦和余弦函数表时，既可得到正交的两路输出。        (6) 其他优点     由于DDS中几乎所有部件都属于数字电路，易于集成，功耗低、体积小、重量轻、可靠性高，且易于程控，使用相当灵活，因此性价比极高。        DDS也有局限性，主要表现在：    (1) 输出频带范围有限    由于DDS内部DAC和波形存储器(ROM)的工作速度限制，使得DDS输出的最高频率有限。目前市场上采用CMOS、TYL、ECL工艺制作的DDS芯片，工作频率一般在几十MHz至400MHz左右。采用GaAs工艺的DDS芯片工作频率可达2GHz左右。        (2) 输出杂散大    由于DDS采用全数字结构，不可避免地引入了杂散。其来源主要有三个：相位累加器相位舍位误差造成的杂散；幅度量化误差(由存储器有限字长引起)造成的杂散和DAC非理想特性造成的杂散。  根据上文的分析，本论文详细地阐述和分析DDS原理，具体讨论DDS的优势和缺点，利用Quartus II得出系统原理框图和源程序；根据制作的实际电路，测试系统性能；同时，显示实际DDS电路中模拟时序。由此，通过学习，进一步学习和掌握DDS的原理，在具体应用中逐渐解决问题。1.3 Matlab/Dsp builder简介Matlab是国内强大的数学分析工具，广泛用于科学计算和工程计算，还可以进行复杂的数字信号处理系统的建模、参数估计及性能分析。Simulink是Matlab的一个组成部分，用于图形化建模仿真。DSP Builder是Altera公司推出的一个面向DSP开发的系统级工具，它构架在多个软件工具之上，并把系统级（算法级建模）和RTL级（硬件实现）两个设计领域的设计工具连接起来放在Matlab/Simulink平台上，而将Quartus作为底层设计工具置于后台，从而最大程度地发挥了这三种工具的优势。DSP Builder作为Simulink中的一个工具箱，使得用FPGA设计DSP系统完全可以通过Simulink的图形化界面进行，只要简单地进行DSP Builder工具箱中的模块调用即可。Matlab/DSP Builder尤其适用于一些在Quartus上不方便完成或不能完成的设计项目（如涉及算法类及模拟信号处理与生产方面的系统处理）。DSP Builder还可以自动完成大部分的设计过程和仿真，直到把设计文件下载到FPGA中。DSP Builder提供了QuartusII软件和MATLAB/Simulink工具之间的接口。其具有如下特性： 1.用于连接Mathwork的MATLAB（信号处理工具箱和滤波器设计工具箱），Simulink环境和Altera的Quartus II设计软件环境。 2.支持Altera 的DSP核，这些核均可以从Altera的网站上下载（例如：FIR Compiler、Reed-Solomon Compiler等等）。 3.可以利用Altera的DSP开发板来快速的实现设计的原型。 4.支持SignalTapII逻辑分析仪（一种嵌入式的信号分析仪，它可以探测到DSP开发板上Altera器件内部的信号，并把数据引入到MATLAB的工作区以便于进行可视化的分析）。 5.包括了用户可以创建的定制的逻辑，用于配合SOPC Builder和NiosII嵌入式处理器设计。 6.包括了PLL块，用于多时钟设计。 7.包括了状态机块。 8.针对DSP系统的算法和实现，支持统一的表示方法。 9.根据MATLAB和Simulink的测试矢量，可以自动生成VHDL测试激励或Quartus II矢量文件（.vec）。 10.自动调用VHDL综合器和Quartus II编译器。 11.仿真可以设定为比特或周期精度。 12.提供多种的定点运算和逻辑操作，用于配合使用Simulink 软件。 13.支持多种Altera 的器件： Stratix、Stratix II 和 Stratix GX 器件； Cyclone 和 Cyclone II 器件； APEXII、APEX 20KC 和 APEX 20KE 器件； Mercury器件； ACEX 1K 器件； FLEX 10K 和 FLEX 6000 器件。 利用Matlab和DSP Builder进行模块设计也是SOPC技术的一个组成部分。这是由于利用Matlab/DSP Builder/Quartus可完成纯硬件的DSP算法模型及实现，从而构成嵌入式系统外围接口的协处理模块，再进一步构成软件程序中的精简指令，DSP模块或其他功能模块可以成为单片FPGA电路系统中的一个组成部分，而且通过Matlab/DSP Builder，可以直接为Nios嵌入式处理器设计各类加速器，并以指令的形式加入到Nios的指令系统，从而成为Nios系统的一个接口设备，与整个片内嵌入式系统融为一体。即利用DSP Builder和基本的Nios CPU，用户可以根据项目的要求，自己构建自己需要的DSP处理系统。本章主要介绍利用Matlab/ DSP Builder/Quartus三个工具软件联合开发的设计流程。图1.1为Matlab/DSP Builder/Quartus联合应用框图。由图1.1可见，设计流程从利用建立DSP电路模型开始，电路模型的建立可以是图形化的，利用Simulink和DSP Builder中提供的丰富的功能模块和IP核进行设计。DSP Builder中包含了算术和存储功能等设计模块以及IP库中的许多复杂功能模块。电路中的功能模块和IP的技术参数、数据格式、数据类型和总线宽度等都可以直接设置。电路模型设计完成后，可以进行系统级的模型仿真，这与目标器件和硬件系统没有关系，是基于算法的仿真。下个步骤是利用置于Simulink电路模型界面的DSP Builder的SignalCompiler，将电路模型文件，即Simulink电路模块文件（.mdl）转换成RTL级的VHDL代码表述和工具命令语言(Tcl)脚本。一旦获得转换好的VHDL描述，在Simulink中即可调用VHDL综合器了，目前可选用的综合器有Quartus、LeonardoSpectru、和Synplify。由它们生成底层网表文件。在Quartus进行编译优化的过程中，会产生两种详细记录电路硬件特点和优化方式的底层电路描述的中间网表文件，即ATOM Netlist。然后调用Quartus中的编译器，根据网表文件及设置的优化约束条件进行布线布局和优化设计的适配操作，最后生成编程文件和仿真文件（.pdf和.sof），它们可用于对目标器件的编程配置和硬件实现；与此同时可生成分别用于Quartus的门级仿真文件和ModelSim的VHDL时序仿真文件，以及相应的VHDL仿真激励文件，以用于实时测试DSP系统的工作性能。 图1.1 基于 Matlab/Dsp builder/Quartus等工具 1.4 Modelsim仿真软件modelsim是一款使用很广泛的第三方仿真软件，支持vhdl等多种格式。Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/AjSIC设计的首选仿真软件。 主要特点： RTL和门级优化，本地编译结构，编译仿真速度快，跨平台跨版本仿真； 单内核VHDL和Verilog混合仿真； 源代码模版和助手，项目管理； 集成了性能分析、波形比较、代码覆盖、数据流ChaseX、Signal Spy、虚拟对象Virtual Object、Memory窗口、Assertion窗口、源码窗口显示信号值、信号条件断点等众多调试功能； C和Tcl/Tk接口，C调试； 对SystemC的直接支持，和HDL任意混合 支持SystemVerilog的设计功能； 对系统级描述语言的最全面支持，SystemVerilog, SystemC, PSL。1.5 论文研究内容和目的DDS技术的实现依赖于高速、高性能的数字器件。可编程逻辑器件以其速度高、规模大、可编程，以及有强大EDA软件支持等特性，十分适合实现DDS技术。Altera是著名的PLD生产厂商，多年来一直占据着行业领先的地位。Altera的PLD具有高性能、高集成度和高性价比的优点，此外它还提供了功能全面的开发工具和丰富的IP核、宏功能，它还提供了功能全面的开发工具和丰富的IP核、宏功能库等，因此Altera的产品获得了广泛的应用。Quartus II是Altera提供的一个完整的EDA开发软件，可完成从设备输入、编译、逻辑综合、器件适配、设计仿真、定时分析、器件编程的所有过程。Quartus II是Altera近几年来推出的新一代可编程逻辑器件设计环境，其功能更为强大。用Quartus II设计DDS系统数字部分最简单的方法是采用原理图输入。用FPGA实现的DDS能工用在如此之高的频率主要依赖于FPGA先进的结构特点。虽然有的专用DDS芯片的功能也比较多，但控制方式却是固定的，因此不一定是我们所需要的。而利用FPGA则可以根据需要方便地实现各种比较复杂的调频、调相和调幅功能，具有良好的实用性。就可成信号质量而言，专用DDS芯片由于采用特定的集成工艺，内部数字信号抖动很小，可以输出高质量的模拟信号；利用FPGA也能输出较高质量的信号，虽然达不到专用DDS芯片的水平，但信号精度误差在允许范围之内。DSP Builder提供了QuartusII软件和MATLAB/Simulink工具之间的接口。本论文采用DSP Builder层次化设计方案，Quartus作为底层设计工具置于后台，采用DSP Builder作为Simulink中的一个工具箱，使得用FPGA设计DSP系统完全可以通过Simulink的图形化界面进行，并给出了设计过程和仿真，直到把设计文件下载到FPGA中实现硬件，从而最大程度地发挥了这三种工具的优势。利用Quartus的门级仿真文件或ModelSim的VHDL时序仿真文件对DDS进行仿真。第二章 软件设计2.1 Simulink模型仿真Matlab的Simuilk环境具有强大的图形化仿真验证功能。用DSP Builder模块设计好一个新的模型后，可以直接在simulink中进行算法级、系统级仿真验证。对一个模型进行仿真，需要施加合适的激励、一定的仿真步进和仿真周期，添加合适的观察点和观察方式。SIMULINK 采用系统模块直观地描述系统典型环节，其模块库中提供了丰富的模块，包括信号源模块组（Sources）、输出池模块组（Sinks）、连续模块组（Continuous）、离散模块组（Discrete）、数学运算模块组（Math）、非线性模块组（Nonlinear）、函数与表格模块组（Function & Tables）、信号与系统模块组（Signals & Systems）、和子系统模块组（Subsystems）几个部分，此外还有和各个工具箱与模块集之间的联系构成的子模块组。建立仿真模型时，只需通过鼠标点击相关模块库内的模型，简单拖曳和移动到模型窗口，即可建立所研究系统的仿真模型，再利用模型元件的属性对话框设置相关参数后就可以直接对系统仿真，使用Simulink提供的示波器(Scope)模型,可显示观测点的信号波形.从而使得复杂的系统建模和仿真变得十分容易,而且这种方式非常直观、灵活。1、使用Simulink的子系统（SubSystem）来完成DSP模型的层次化设计，加入一个SubSystem模块，在Simulink库管理器中，展开simulink库，选中Sources库，把Sources库中的SubSystem模块拖放到DDS模型窗口中。2、添加波形观察模块。在simulink的库管理器中，展开simulink库，选中其中的Sinks库，把Scope模块拖放到DDS模型窗口中。双击该模块，打开的是一个Scope窗口。3、按图连接DDS模型的全图。先设置模型的仿真激励。需要设置与此相连的模块：Pulse Generator。双击放置在DDS模型窗口中的Pulse Generator模块，设置对输入端口施加的激励。4、点击Simulation菜单，在下拉菜单中选择configuration parameters，将Stop time设置成10000。DDS模型编辑窗中，在Simulation菜单下，选Start项，开始仿真。等待仿真结束，双击Scope模块，打开scope观察窗。在Scope观察窗中，可以使用工具栏中的按钮来放大缩小波形，也可以使用工具栏上的“Autoscale”，使波形自动适配波形观察窗，用鼠标左键，可以放大波形。2.2 Quartus的功能及应用Quartus软件包是MAX+plus的升级版本，Altera公司的第四代开发软件。其提供了一个完整高效的设计环境，非常适应具体的设计需要。Quartus提供了方便的设计输入方式、快速的编译和直接易懂的器件编程。能够支持逻辑门数在百万门以上的逻辑器件的开发，并且为第三方工具提供了无缝接口，即Quartus可以利用第三方的综合工具，如Leonardo、 Spectrum、Synplify Pro、FPGA CompilerII，并能直接调用这些工具。同样，Quartus也支持第三方仿真工具，如ModelSim。此外，Quartus可与MATLAB的Simulink和DSP Builder结合，是开发DSP硬件系统的关键EDA工具，Quartus与SOPC Builder结合，能够开发SOPC（System On a Programmable Chip）系统。Quartus软件包的编程器是系统的核心，提供功能强大的设计处理，设计者可以添加特定的约束条件来提高芯片的利用率。在设计流程的每一步，Quartus软件能够引导设计者将注意力放在设计上，而不是软件的使用上。同时，自动的错误定位、完备的错误和警告信息，使设计修改变得简单容易。Quartus支持的器件有：Stratix 、Stratix GX、Stratix、Mercury、MAX3000A、MAX 7000B、MAX 7000S、MAX 7000AE、MAX 、FLEX6000、FLEX10K、FLEX10KA、FLEX10KE、Cyclone、Cyclone 、APEX 、APEX20KC、APEX20KE和ACEX1K系列。Quartus主要设计流程如图2.1所示。图2.1 Quartus II 设计流程2.2.1 设计输入Quartus 工程包括在可编程器件中最终实现设计需要的所有设计文件，软件源文件和其他相关文件。使用修订，可以比较工程多个版本的设置和分配，更快、更有效地满足设计要求。使用Quartus模块编辑器、文本编辑器、MegaWizard 插件管理器和EDA 设计输入工具可以建立包括Altera宏功能模块、参数化模块库(LPM) 功能和知识产权(IP) 功能在内的设计。流程如图2.2所示。图2.2 设计输入流程2.2.2 综合可以使用Compiler 的分析和综合模块分析设计文件, 建立工程数据库。分析和综合使用Quartus II Integrated Synthesis 综合Verilog(.v) 或者VHDL 设计文件(.vhd)。根据需要可以使用其它EDA 综合工具综合VerilogHDL 或VHDL 设计文件，然后生成Quartus II 软件使用的EDIF 网表文件(.edf) 或者Verilog Quartus 映射文件(.vqm)。流程如图2.3所示。图2.3 综合设计流程图2.2.3 布局布线QuartusII Fitter 对设计进行布局布线，在Quartus II 软件中是指“fitting( 适配)”。Fitter 使用由Analysis & Synthesis 建立的数据库，将工程的逻辑和时序要求与器件的可用资源相匹配。它将每个逻辑功能分配给最佳逻辑单元位置，进行布线和时序分析，并选定相应的互连路径和引脚分配。流程如图2.4所示。图2.4 布局布线设计流程2.2.4 时序分析Quartus II TimeQuest 时序分析器和标准时序分析器可用于分析设计中的所有逻辑，并有助于指导Fitter 达到设计中的时序要求。您可以使用时序分析器产生的信息来分析、调试并验证设计的时序性能。还可以使用快速时序模型进行时序分析，验证最佳情况( 最快速率等级的最小延时) 条件下的时序。流程如图2.5所示。2.2.5 仿真可以使用EDA 仿真工具或QuartusII Simulator 对设计进行功能与时序仿真；Quartus II 软件提供以下功能，用于在EDA 仿真工具中进行设计仿真： NativeLink 集成EDA 仿真工具 生成输出网表文件 功能与时序仿真库 生成测试激励模板和存储器初始化文件 为功耗分析生成Signal Activity 文件(.saf)图2.6 显示了使用EDA 仿真工具和Quartus II Simulator 的仿真流程。图2.5 标准时序分析图2.6 仿真流程2.2.6 编程和配置使用QuartusII 软件成功编译工程之后，就可以对Altera 器件进行编程或配置。Quartus II Compiler 的Assembler 模块生成编程文件， 结合Altera 编程硬件，Quartus II Programmer 可以对器件进行编程或配置。还可以使用Quartus II Programmer 的独立版本对器件进行编程和配置。流程如图2.7所示。图2.7 编程设计流程2.2.7 系统级设计QuartusII 软件支持SOPC Builder 和DSP Builder 系统级设计流程。系统级设计流程使工程师能够以更高级的抽象概念快速设计、评估可编程芯片系统(SOPC) 体系结构和设计。SOPC Builder 是自动的系统开发工具，可以极大简化建立高性能SOPC 设计的任务。此工具能够在Quartus II 软件中使SOPC 开发的系统定义和集成阶段完全实现自动化。SOPC Builder 允许选择系统组件、定义和定制系统，并在集成之前生成和验证系统。图2.8显示了SOPC Builder 设计流程，图2.9显示了DSP Builder 的设计流程。图2.8 SOPC Builder 设计流程图2.9 DSP Builder 设计流程2.3使用QuartusII实现时序仿真使用QuartuseII对DDS进行实序仿真，SignalCompiler已将MATLAB上的仿真信息转变成了可用于QuartusII进行时序仿真的激励信息及相关仿真文件dds_quartus.tcl，因此能容易地完成。1、打开QuartusII环境，选择菜单FileOpen Project ，定位到dds模型所在路径目录，打开DSP Builder建立的QuartusII工程文件：dds.qpf。2、在SignalCompiler中的QuartusII编译，具体的器件由QuartusII自动决定，可实际使用中，器件往往不是QuartusII自动选定的那个型号，管脚也不是QuartusII自动分配的管脚。这些都需要在QuartusII中进行修改。所以这里选择具体器件型号，然后启动全程编译，即执行Start Compilation 。3、执行菜单ProcessingStart Simulation。仿真图形可以清楚的看到输出数据随着时钟的变换交替的进行频率变换。如果这时看不到输出的波形数据，应该回到MATLAB设计文件检查，仿真、变换。2.4 DSP Builder层次化设计利用DSP Builder进行的DDS的设计中，设计图会显得非常复杂、庞大，不利于阅读，所以采用层次化设计方法来设计模型。在Matlab的Simulink建模时，使用SubSystem来完成子系统的封装和调用。DSP Builder继承了simulink的子系统(SubSystem)来完成DSP模块的层次化设计。1、 首先建立一个新的模型，命名为dds模型，并以文件名dds存盘。然后在dds模块窗口中，选中所用模块。2、 在选中的模块上点击鼠标右键，在弹出的右键窗口中选择“Create SubSystem”,建立子系统。3、 修改子模块名。在打开的子系统模块中，可以任意地增删模块；放置仿真用的simulink库的模块；引入“Scope”等。4、 修改子系统内端口名。5、完成DDS的设计。第三章 DDS的理论性能分析3.1 DDS的基本原理DDS是一种全数字化的频率合成器，由相位累加器、波形ROM, D/A转换器和低通滤波器LPF构成，DDS基本原理图如图3.1所示。时钟频率给定后，输出信号的频率取决于频率控制字，频率分辨率取决于累加器位数，相位分辨率取决于ROM的地址线位数，幅度量化噪声取决于ROM的数据位字长和D/A转换器位数。图3.1 DDS基本原理图DDS是用数字控制方法从一个标准参考频率源产生多种频率的技术，它是把一系列数字量形式的信号通过D/A转换形成模拟量形式的信号的合成技术。利用高速存储器作查寻表，然后通过高速D/A转换器产生已经用数字形式存入的正弦波(或其他任意波形)。图3.1中的频率控制字M和相位控制字分别控制DDS输出正（余）弦波的频率和相位。DDS系统的核心是相位累加器，它由一个累加器和一个N位相位寄存器组成。每来一个时钟脉冲，相位寄存器以步长M增加。相位寄存器的输出与相位控制字相加，其结果作为正（余）弦查找表的地址。正（余）弦查找表由ROM构成，内部存有一个完整周期正弦波的数字幅度信息，每个查找表的地址对应正弦波中0360°范围内的一个相位点。查找表把输入的地址信息映像成正（余）弦波的数字幅度信号，同时输出到数模转换器DAC的输入端，DAC输出的模拟信号经过低通滤波器（LPF），可得到一个频谱纯净的正（余）弦波。相位寄存器每经过2N/M个fc时钟周期后回到初始状态，相应地正（余）弦查找表经过一个循环回到初始位置，DDS输出一个正（余）弦波。输出的正（余）弦波周期为Tout=(2N/M)Tc,频率为fout=(2N/M)fc。DDS的最小分辨率为fmin=fc/2N,当M=2N-1时，DDS最高的基波合成频率为foutmax=fc/2。图3.1中虚方框内的部分是DDS的核心单元，它可以采用CPLD/FPGA来实现。3.2 理论计算对于正弦信号的输出可以用下式来描述。 （1-1）其中是指DDS的输出信号波形，指输出信号对应的频率。上式的表述对于时间t是连续的，为了用数字逻辑实现该表达式，必须进行离散化处理，用基准时钟clk进行抽样，令正弦信号的相位： （1-2）在一个clk周期，相位的变化量为： （1-3）其中指clk的频率对于2可以理解成“满”相位，为了对进行数字量化，把2切割成份，由此每个clk周期的相位增量用量化值来表述：，且为整数。与（1-3）式联立，可得： （1-4） 显然，信号发生器的输出可描述为： （1-5） 其中指前一个clk周期的相位值，同样得出 （1-6）DDS的常用参量计算：（1） DDS的输出频率Fout。 Fout=B/2N*Fclk（2） DDS的频率分辨率F。 Fout=Fclk/2N（3） DDS的频率输入字B计算。B=2N*Fout/Fclk (注意B要取整，有时会有误差)。3.3 用DSPBuilder设计DDSDDS采用了层次化的设计方法，即使用了Simulink的子系统（SubSystem）来完成DSP模型的层次化设计。1、 需要建立一个工作库，首先新建一个文件夹（如E:DDS）。2、 使Matlab的Current Directory指向所安装的DSPBuilder的Altlib文件夹，点击上方的simulink图标打开simulink库。3、 在Simulink Library Browser 窗口中选择File菜单，在出现的菜单中选择New，在弹出的子菜单中选择