静态时序逻辑电路PPT.ppt
静静静静态时态时序序序序逻辑电逻辑电路路路路时序序逻辑电路路两种存储机理：正反馈 基于电荷组合合逻辑寄存器输出下一状态CLKQD当前状态输入存存储机理机理静态时序逻辑动态时序逻辑正反正反馈:双双稳态电路路Vo1Vi25Vo1Vi25Vo1Vi1ACBVo2Vi1=Vo2Vo1Vi2Vi2=Vo1亚稳态(Meta-Stability)过渡区的增益应当大于1,AB为稳态工作点，C为亚稳态点触发翻转(写入数据)的方法：（1）切断反馈环（采用Mux）（2）强制驱动（正确设计尺寸）AVi1=Vo2Vi2=Vo1BC存存储单元的元的实现方法与比方法与比较v利用正反馈（再生）：静态（双稳态）静态:信号可以“无限”保持鲁棒性好:对扰动不敏感对触发脉冲宽度的要求:触发脉冲的宽度须稍大于沿环路总的传播时间，即两个反相器平均延时的两倍尺寸大,限制了在计算结构如流水线式数据通路中的应用利用电荷存储,动态（要求定期刷新，要求从存储电容中读出信号时不会干扰所存储的电荷，因此要求具有高输入阻抗的器件）Latch 与RegisterLatch（以正电平敏感为例）当时钟是低电平时存储（锁存）数据DClkQDClkQvRegister以上升沿触发为例）,当时钟上升时存储（存入）数据.ClkClkDDQQLatch（锁存器）存器）v电平灵敏（Level Sensitive）,不是边沿触发v可以是正电平灵敏或负电平灵敏，当时钟为高电平（或低电平）时，输入的任何变化经过一段延迟就会反映在输出端上v有可能发生竞争(Race)现象，只能通过使时钟脉冲的宽度小于（包括反相器在内的）环路的传播时间来避免。正正电平平锁存器与存器与负电平平锁存器存器正电平锁存器负电平锁存器基于基于Latch 的的设计举例例负(NegativeNegative)latchlatch在=00时是透明的正（Positive）latch在=1 时是透明的负Latch逻辑逻辑正Latchf时序电路的时间参数tCLKtDtQDATASTABLEDATASTABLERegisterCLKDQ(1)建立（建立（set-up)时间:tsu(2)维持（持（hold）时间:thold(3)时钟至至输出（出（clk-q）时间（max）:tclk-q(4)时钟周期：周期：T(5)数据至数据至输出（出（d-q）时间（max）:td-qtsutholdTclk-qRegister 时序参数序参数v注意当数据的上升和下降时间不同的时候，延时将不同。Register与与latch的的时序序RegisterLatchClkDQtc2qClkDQtc2qtd2qLatch 时序参数序参数ClkDQ正电平Latchv注意当数据的上升和下降时间不同的时候，延时将不同。最高最高时钟频率率但同时需要满足:tcdreg+tcdlogic tholdtcd:污染延时（contamination delay）=最小延时tclk-Q+tp,comb+tsetup TLOGICFF最高时钟频率需要满足研究不同研究不同时刻（刻（t1,t2）LOGICFFFFDQDQtclk-Q+tp,comb+tsetup T在同一时刻（t1）考虑holdtcdreg+tcdlogic thold写入（触发）静态Latch 的方法：DCLKCLKDMUX 实现弱反相器实现（强制写入）(控制门可仅用NMOS实现)以时钟作为隔离信号,它区分了“透明”（transparent）和“不透明”（opaque）状态基于Mux 的Latch负（电平）latch(CLK=0 时透明)CLK10DQ正（电平）latch(CLK=1 时透明)0CLK1DQ基于（传输门实现的）Mux 的LatchCLKCLKCLKDQ（1）尺寸设计容易（2）晶体管数目多（时钟负载因而功耗大）基于（传输管实现）Mux 的LatchNMOS onlyNon-overlapping clocks不重叠时钟（1）仅NMOS 实现，电路简单，减少了时钟负载（2）有电压阈值损失（影响噪声容限和性能，可能引起静态功耗）CLKCLKCLKCLKQMQM主从（Master-Slave）边沿触发寄存器时钟为高电平时，主Latch 维持，QM 值保持不变，输出值Q 等于时钟上升沿前的输入D 的值，效果等同于“正沿触发”效果等同于“负沿触发”的主从寄存器只需互换正Latch和负Latch的位置传输门实现的正负latch实现MS寄存器寄存器基于传输门多路开关的latch 对负Latch正Latch建立时间、延迟时间和维持时间v建立时间：I1+T1+I3+I2v延迟时间：T3+I6v维持时间：约为0Clk-Q 的延的延时Set-up Time 的仿真的仿真过程程VoltsTime(ns)DclkQQMI2 outtsetup=0.21 ns正常工作Set-up Time的仿真的仿真VoltsTime(ns)DclkQQMI2 outtsetup=0.20 ns没有正确触发减少时钟负载的主从寄存器采用弱反相器可减少一个时钟控制的传输门n设计复杂性增加：尺寸设计要保证能强制写入n反相导通：当T2 导通时，第二个触发器有可能通过传输门T2 的耦合而影响第一个触发器存储的数据。伪静态锁存器vClk 为低时，为双稳态（静态）vClk 为高时，输入值写入并存放在内部电容上（动态）非理想非理想时钟!clkclk理想时钟!clkclk非理想时钟clock skew1-1 overlap0-0 overlap时钟重叠问题CLKCLKAB(a)电路图(b)重叠的一对时钟XDQCLKCLKCLKCLK用伪静态锁存器构成的主从触发器当Clk 和反Clk 发生重迭时，可能引起失效：当Clk 和反Clk 同时为高时，A 点同时为In 和B 点驱动，造成不定状态当Clk 和反Clk 同时为高一段较长时间时，In 可以直接穿通经过主从触发器采用两相位不重迭时钟可以解决此问题，但时钟不重迭部分不能太长以免漏电时间过长引起出错产生两相不重叠时钟的电路clkclk1clk2AclkABBclk1clk2Power PC的触的触发器器DQclk!clk!clkclk01101!clkclk主 transparent从 hold主 hold从 transparent0101低电压静态LatchRS-触发器（flip-flop）v由交叉的由交叉的NOR(或或NAND)门构构成成SQRQ CMOS 钟控控 SR 锁存器存器110 0onoffoff-onoff-on 01 onoffoffon on on off offM1SRclkclk!QQM2M3M4M5M6M7M80 10 1瞬瞬态响响应Q&!Q(Volts)SET!QQTime(ns)tc-!Qtc-Q输出出电压与尺寸的关系与尺寸的关系W/L5and6!Q(Volts)W/L2and4=1.5m/0.25 mW/L1and3=0.5m/0.25 mW/L5and6 3尺寸问题尺寸问题输出电压依赖于器件尺寸瞬态响应传输管管 CMOS SR 锁存器存器clkclkSRM1SRclk!QQM2M3M4M5M6clk
